专利名称：产生兼容多行扫描的水平同步信号的系统的制作方法
技术领域：
本发明涉及多行兼容的水平同步信号产生系统，通过在电视机、监视器等中产生一个预定的水平偏转频率来生成兼容多行扫描的水平同步信号。
作为电视水平偏转频率产生系统，不仅诸如标准的NTSC制式和PAL制式已经公知，而且利用加倍现存NTSC图像的行数和利用去掉例如PAL制中闪烁的称为无闪烁系统的行数加倍系统显示非隔行图像的DETV(扩大清晰度电视)制式也是公知的。基于MUSE(多点准耐奎斯特取样编码)的广播也已经开始出现。从这些背景技术已经知道了对应于MUSE制式和NTSC制式两种制式的电视接收机。
上述的制式有不同的水平偏转频率，标准的NTSC制式的水平偏转频率是15.734kHz，PAL制式的水平偏转频率是15.625kHz。此外，由于EDTV制式和包括无闪烁系统在内的基于NTSC、PAL的扫描线加倍或场加倍的扫描线加倍制式要求两倍于标准NTSC、PAL制式的水平偏转频率；基于NTSC制式(包括EDTV制式)的扫描线加倍系统要求两倍于标准NTSC制式的水平偏转频率，即15.734×2＝31.468kHz。此外，基于PAL制式的扫描线加倍系统如无闪烁系统则要求两倍于标准PAL制式的水平偏转频率，即15.625×2＝31.25kHz。另外，MUSE制式要求33.75kHz的水平偏转频率。
如上所述，当各种电视制式变得可用时，虽然不同制式具有不同的水平偏转频率，但是从制造成本的角度出发，最好是把水平偏转频率发生器作成通用的。作成能兼容各种电视制式的所有上述水平偏转频率的水平偏转频率发生电路是非常困难的。
迄今为止已经知道两种方法在与计算机显示器兼容的电视接收机中产生水平偏转频率或点(固定)频率。
第一种方法是用电容器的充放电来产生一个锯齿波信号，
图1表示其基本系统图，标号C表示充放电的电容器，可以用开关SW来选择流入电流的电流源I0，I1，当选定电流源I1时，端电压V增大，当端电压V高于电压V1时，比较器1把开关SW连接到对侧，选定电流源I0。结果，端电压V减小，当端电压V小于V0时，比较器0把开关SW连接到电流源I1侧，再次选定电流源I1，重复进行一连串的操作之后，端电压V就具有图1B所示的锯齿波波形。这样产生的信号就能被用作水平偏转信号的基本信号。
用图1所示的第一种方法产生的图1B的锯齿波被设定于与水平偏转频率同频或倍频。为了使第一种方法适应于多行扫描，如果充放电电流源I0，I1的电流值增大，振荡频率就增加。因此，如图2A、2B所示，如果改变锯齿波电压增大或减小的角度，就能改变基频，以使第一种方法适应于多行扫描。
然而，按照第一种方法，不能忽略抖动性能的问题。因为由于来自可以决定基准电位V0，V1和振荡频率的元件的热噪声的作用会使噪声进入电流源I0，I1，所以很难把这种锯齿波信号用作对抖动性能敏感的水平偏转信号。因此，已经采取了各种对策，以便使电流源I0，I1的容量显著增大，来把明显的噪声电平变小，同样，为了防止振荡频率增大，就要增大电容器C的电容量。但是，随着电容器C的电容量的增加，不可避免地要增大集成电路的面积，功耗也会增大。在实际设计中，要抑制电容器C的电容量和电流源I0，I1的电流值，使之小到抖动性能不可能下降的程度。然而，因为电容器C的电容量和电流源的电流值被设计得尽可能地小，而在实际试制中，像可料到的那样，总是不可避免地出现不能改善抖动性能的问题。
另外，这种方法的最大缺点是需要调节，由于元件被组装成集成电路，所以电容器C的电容量和基准电位V0，V1及电流源I0，I1的电流值总是不定的，即一些集成电路具有大的电容量，而另一些集成电路则有小的电容量。因此，按照第一种方法，如果上述的集成电路振荡的话，其频率必然有波动，并且这些集成电路会输出不同的振荡频率。为了解决这个问题，在设计这种集成电路时，通常应调节振荡频率。这样，在把这种集成电路装到计算机显示器或电视接收机上之后，应调节振荡频率，因此要导致提高制造成本。
第二种方法是这样一种方法，即用像陶瓷这样的振荡器产生具有无波动的基准频率f0的时钟信号，并把该时钟信号按递减顺序计数，以使这个时钟信号可以达到水平偏转频率。图3是说明这种方法的方框图。产生基准时钟信号的振荡器101可以包括一个高Q值(压电变换系统的调谐锐度的度量)的陶瓷或晶体压电变换器元件作为振荡元件，振荡器101可以产生无波动的时钟信号。当按递减顺序以振荡频率f0除以水平偏转频率fh得到的值来对振荡频率f0进行计数时，就能产生水平偏转时钟信号。当然这种方法无需调节振荡频率。
然而，这种方法的却不能兼容多行扫描(如果频率落在确定频率范围之内，同步信号发生系统兼容各种频率)。为此，为了使第二种方法兼容多行扫描，进一步要说明的解码器111到113能兼容三种水平偏转频率。因此，为了得到所需的水平偏转频率，这种方法就需要更多的解码器。
另外，电视水平同步信号发生系统需要各种定时信号，例如箝位脉冲定时信号、消隐定时信号、水平偏转的H驱动前沿定时信号和后沿定时信号等等。图4是表示前沿定时信号的时序图，在该图面上，VIDEO信号表示输入视频信号，H-SYNC表示它的水平同步信号，H-BLK表示视频信号的消隐信号，BGP表示彩色同步门脉冲或视频信号的嵌位定时信号，HDV表示建立与中心水平同步信号H-SYNC同步的相位比较器定时信号，HDREF表示建立与来自偏转系统电路的回扫脉冲FBP同步的定时信号。集成电路可以按定时信号HSTIM的定时来产生声表面波SAW，并对该声表面波SAW进行限幅而产生水平偏转信号H-DRV的定时信号，该声表面波具有通过相位比较回扫脉冲FBP与定时信号HDREF所得到的电压。
按照这种方式，水平同步信号发生系统需要各种不同的定时信号。结果，要用具有与水平同步信号fh的常数倍频率那么高的时钟信号。如图4的最顶部所示，用32倍fh的时钟信号作为定时信号。
应该理解的是这个定时信号是可变的，在适当的水平偏转频率fh的情况下，假定计数器的计数是n0，那么，当水平偏转频率为fh1时，计数并不达到n0，而是n1。一旦水平偏转频率变化，处于某定时的计数器的值可能变化到完全不同的值，图5表示这种情况的一个例子，该例子表示箝位脉冲的时序。在具有不同频率的视频信号1和2中，视频信号1具有箝位脉冲所必须的计数器值5，6，7的定时，而视频信号2具有嵌位脉冲所必须的计数器值7，8，9的定时。
本发明的目的是毫无困难地解决不能形成水平偏转频率产生系统与各种电视制式的所有偏转系统频率相兼容问题的一种系统，该系统因为利用诸如具有高Q值的振荡器和能够实现低抖动的系统，使锁定范围变窄，从而与多行扫描偏转系统相兼容，不用调节并且可以产生与各种定时信号兼容的脉冲。
因此，按照本发明的第一方案，提供一种产生兼容多行扫描的水平同步信号的系统，该系统包括振荡器、第一计数器和第二计数器。振荡器具有以足够高于多行扫描显示器中的偏转频率的频率f0振荡的固定频率；第一计数器用来按递减顺序对振荡器输出的时钟信号计数，其中由f0÷fh得到的数的小数四舍入取整的整数n除以小于n的整数m，由此得到值k，把第一计数器计数k值的时间设定为一个循环；第二计数器用来对k计数m个循环，以形成一个周期，由此来产生偏转频率fh和具有多倍于偏转频率的频率的时钟信号。
按照本发明的第二方案，根据权利要求1的产生兼容多行扫描的水平同步信号的系统还包括一个第三计数器，其中，按递增顺序计数值可以自由设定，在计算n÷m＝k时得到余数p，把按递增顺序计数的值设定为p，在第一计数器对k值进行计数期间，第三计算器对该值按递增顺序计数一次，当计数数据大于m时，第一计数器把下一个循环的计数值设定为k+1，第三计数器把所计数的值减去m，并且就下一个循环期间的计数值对p按递增顺序进行计数，由此来消除由余数p所引起的偏转频率的偏移。
另外，按照本发明的第三方案，在产生兼容多行扫描的水平同步信号的系统中，把第一计数器对k值进行计数的时间设定为一个循环，把第一计数器重复m个循环的期间设定为一个周期，并在一个周期开始时把第三计数器的初始值设定为m/2来减小偏转频率m倍的偏转频率时钟信号的误差。
更进一步，按照本发明的第四个方面，m值被设定为2的幂；按照本发明的第五个方面，系统从其内部产生与偏转频率fh一样高的具有m倍频率的固定倍数的时钟信号，并用这个时钟信号产生各种定时信号，这些定时信号是系统产生与多行扫描兼容的水平同步信号所需要的。
图1A和1B是表示原来的电流变化型多行扫描振荡系统的图；图2是图1所示的系统中电流值变化时所得到的锯齿波波形图；图3是用基准时钟的普通的点扫描系统的方框图；图4是水平同步信号产生系统所要求的各种定时信号的说明图；图5是当水平偏转频率变化时定时信号的计数器值变化方式的时序图；图6是按照本发明的多行扫描兼容水平偏转同步系统的方框图；图7是按照本发明的计数器3的内部构成方框图；图8是按照本发明的多行扫描兼容水平偏转同步系统的时序图9是按照本发明的多行扫描兼容水平偏转同步系统的其他实施例的时序图；图10是以十进制方式表示按照本发明的多行扫描水平偏转同步系统的计数器1到3的值的图表；图11是以十进制方式表示按照本发明的多行扫描水平偏转同步系统的计数器1到3的值的另一实施例的图表。
下面参照附图详细说明实现本发明的方式。本发明可以用晶体振荡器等形成一个稳定的基准信号源，由此产生兼容多行扫描的水平偏转定时脉冲。图6是一个方框图，参照该图来说明按照本发明的第一实施例的概况，图8是其时序图。
如图6所示的本发明的第一实施例可以分成为模拟部分和数字部分。数字部分可以称为“产生同步于时钟fh的振荡时钟的方框”，模拟部分可以称为为“产生同步于时钟fh的振荡时钟的方框”。具体讲，可以配置一个锁相环(相位锁定环，下简称“PLL”)，其中从数字部分输出的时钟fh和输入的水平同步信号Hsync由相位比较器11进行相位比较，经滤波器12提供相位比较器的输出，来自滤波器的输出电压用来控制产生基准时钟的振荡器。相应地，模拟部分与普通PLL一样，因此仅参照图6到图8来描述作为本发明特点的数字部分。
图6是兼容多行扫描的水平偏转同步系统的方框图。模拟部分可以包括用来对同步分离出来的水平同步信号Hsync与来自数字部分的信号fh时钟进行相位比较的相位比较器11、滤出相位比较器11的相位比较输出以形成误差信号的低通滤波器12和振荡频率和相位受控于由滤波器12输入的误差信号的电压值的基准时钟振荡器13。基准时钟振荡器13最好由固定频率的基准时钟振荡器构成，例如具有高Q值和稳定的抖动性能的晶体或陶瓷振荡器。
如图6所示，数字部分包括计数器1、计数器2、计数器3、寄存器R、反相(非)门G1、与(AND)门G2、D-触发器F等；计数器1用来对由模拟部分中的基准时钟振荡器13振荡出的f0时钟进行计数，并在已经计数了预定数的时钟时输出脉冲信号Co1；计数器2用来输出水平偏转频率fh的定时作为脉冲信号Co2；计数器3用于每次输出一个脉冲信号C03到转换开关SW，按升序计数脉冲；寄存器R用来把设定值输出到计数器1和计数器3。
下面将参照图6到图8来说明水平偏转同步系统的操作。假定f0为本系统的基准振荡频率，fh是要求的水平偏转频率，n是把f0÷fh的商的小数四舍五入得到的整数，k是小于n的整数m除n时得到的商的值，p表示其余数。假定一个循环的时间是用基准振荡频率f0对k值进行计数的期间。计数器每次计数一个循环，它就可以输出一个溢出信号作为脉冲信号Co1，该脉冲信号Co1具有m倍于水平偏转频率fh的循环的时钟频率。
上述的安排将由下面给出的方程式表示f0÷fh≈n (n是整数)n÷m＝k 余数p(n＞m，k是整数)寄存器R可以等分一个值，其中，把上述整数n的值转换为二进制数，以提供高位n比特和其余的低位比特。高位n各比特成为计数器1的计数数，低位比特成为计数器3的被加值。在图6的实施例的情况下，寄存器R的位数(比特数)和高位比特与低位比特的划分是这样的，即高位3比特和低位5比特总共形成8位。可以用f0，fh，m，n的数值来改变这个比特数，下面将会予以描述。
计数器1可以用从寄存器R传送来的高位n比特的当前值对基准振荡频率f0进行计数，在计数结束时，该计数器可以把脉冲信号Co1输出到D-触发器F和转换开关SW，以作为溢出信号。然后，计数器1可以用来自AND门G2的输出被复位到预定值，并结束一个循环的计数。然后，该计数器可以开始下一个循环的计数，并重复同样的操作。
计数器2用来对计数器1输出的脉冲信号Co1进行计数。该计数器可以用计数数m来完成一个循环，其输出可以与fh时钟的循环相一致。为此，这个计数器可以在每一个循环把图6的整个系统复位，并可类似地作为fh时钟输出脉冲信号Co2。
另外，水平同步信号产生系统要求各种定时信号，因此，可以使用把水平同步信号fh倍频得到的时钟信号。为此，当脉冲信号Co1被用作和可能被用作m×fh脉冲时，就可以把可能是从计数器1输出的这个脉冲信号Co1输出去，生成各种定时信号。
计数器3可以设置成一个图2所示的加法器，它可以相应于用作时钟信号的脉冲信号Co1把值DATA 0加到寄存器R的低位5比特的DATA 4上。相应地，计数器3可以要求可能与寄存器R的剩余下位比特同样的比特数，因此，它可以由5个加法器5a～5e和5个D-触发器6a～6e构成。这些加法器的每一个都包括加法输入端IN1，IN2，加法输出端S和进位输出端Co。例如，当把低位5比特的数据输入到图6的寄存器R的计数器3的时候，把数据DATA0～DATA 4送到构成计数器3的加法器5a～5e的输入端IN1时，然后当把时钟信号输入进来时，这时D0～D4就被锁存在D-触发器6a～6e中，其输出被送到加法器5a～5e的另一个输入端。这样，每输入一次时钟信号，数据D0～D4的值就被加起来。当最后一个加法器5a把脉冲信号Co3作为溢出信号(进位信号)输出时，转换开关SW就被切换到脉冲信号延迟一个循环的一侧(图7中的上侧)。
如上所述，由计数器1输出的信号即脉冲信号Co1有两路通道。一路是信号直接被送到转换开关SW，当不输出脉冲信号Co3时，信号经这路通道送到AND门G2。另一路是经D-触发器送出信号，以使信号相对于f0时钟延迟一个时钟信号。这两路通道由脉冲信号Co3的输出即来自计数器3的溢出信号来切换，开关SW可以这样操作，即当计数器3溢出并且脉冲信号Co3达到“H”时，通道被切换到信号在D-触发器F中延迟一个时钟的通道上。
计数器3应该配置得能兼容按上升顺序递增的任意计数值。为此，在这个实施例中，如图7所示，该计数器可以由加法器5a～5e和触发器6a～6e的结合来构成，在用清零端把计数的值的数据复位之后，把DATA 0～DATA 4输入的值与被锁存在触发器6a～6e中的当前值相加起来，并把加得的值锁存在触发器6a～6e中，在下一个时钟期间重复。因此，计数器3可以成为这样的计数器，即按递增顺序计数的值，由DATA 0～DATA 4送来的值能用来自寄存器R的输入自由设定。
按照本发明这样设置的操作方式，下面将参照图6～8描述其一个具体例。
例如，由图6中的基准时钟发生器13产生的基准时钟f0被设定为2.7MHz，作为系统的输出所要求的水平偏转频率fh被设定为31.5kHz。当同时输出32倍于标准频率的时钟信号时，得到图8所示的时序图。
另外，如果该系统被设置得能兼容电视标准信号，那么，为了得到15.734kHz，2.7M÷15.734≈176，就使系统所要求的寄存器比特数为8比特。再者，为了应输出32倍于标准频率的时钟信号，2.7M÷32＝84.375kHz就成为系统能实现的最高水平偏转频率。
因为这时可要求的水平偏转频率是31.5kHz，所以被设定到寄存器R的这个值是86，即把2.7M÷31.5kHz≈85.71428取整得到的值。如果把该值用二进制数来表示，那么它可以被表示为“01010110”，把这个值设定到寄存器R。
上述的操作可以用方程式表示如下2.7M(f0)÷31.5K(fh)≈85.71428≈86(n)(二进制数01010110)86(n)÷32(m)＝2(k) (高位3比特010)余数22(p)(低位5比特10110)如图3所描述的那样，计数器1可以按递增顺序对一个值计数，计数器2可以按递减顺序对一个值进行计数。当计数数据是“1”时，计数器1可以输出脉冲信号Co1，即当转换开关SW连接到下侧接点时，它可以计数两个脉冲(f0)，然后复位。
最初，按上述计算得到的值n的二进位数“01010110”被设定到寄存器R，然后，把“2”加载到计数器1上，同时把计数器2、3清零。既使寄存器被清零，8比特寄存器R的低位5比特数据也总是被输入到DATA 0～DATA 4。计数器2的初始值被设定为“0”，此时，计数器3的脉冲信号Co3是“0”。结果，图6中的计数器1的脉冲信号Co1可以选择通道，脉冲信号Co1不能经该通道通过D-触发器F(转换开关SW的下侧接点)。因此，在图8中，当计数器3的脉冲信号Co3是“0”时，计数器1的计数值可能变为“2”和“1”，当为“1”时，脉冲信号Co1成为“H”，然后计数器1复位，同时输出脉冲信号Co1，用下一个基准时钟设定到“2”，计数器2，3同时递增。
通过执行使f0时钟和脉冲信号Co1倒相的NOT门G1的输出的逻辑AND功能来从AND门G2输出成为同步于fh时钟的定时脉冲的m×fh时钟，所以，如图8所示，它可以具有窄“H”宽度的波形。
当计数器2递增时，计数器3同时锁定前面提到的加起来的结果“10110”。这样，因为按递增顺序计数的输入数据始终是8比特寄存器R的低位5比特，所以，预先保持的“10110”和寄存器R的低位5比特数据“10110”被加起来，虽然结果是“101100”，但是计数器是5比特计数器，所以加起来的结果是“01100”，并且输出“1”作为进位脉冲信号Co3。正好在此刻，开关SW被切换到上侧连接点，并且计数器1的脉冲信号Co1选择连通D-触发器F使信号延迟一个基准时钟的接点(图6中所示的转换开关SW的上接点)，在“2”，“1”之后计数器1的计数值并不立即复位，由此导致信号被延迟另一个时钟。图8用“2”，“1”，“0”表示这种状态，重要之点是虽然数据是“1”，并且脉冲信号Co1到达“H”，但是该信号是由延迟处理并送到计数器2，3而达到带有一个时钟延迟的“H”，而且，计数器1延迟一个时钟复位。因此，计数器1计数“0”。
上述操作之后，计数器1被复位，并设置到“2”，同时计数器2，3递增。按照这种方式，当计数低位5比特的数据的计数器3输出进位输出信号Co3时，在没有进位输出的情况下，计数器1重复进行计数器计数3个时钟和计数2个时钟的操作。
然后，当计数器2的值达到“31”时，计数器3的相加结果达到“0000”，计数器“3”中的余数到达“0”。其原因是可能是计数器3中的相加值的5比特数据“DATA 0～4”被加32次，并且这类似于进行5比特数据×32的运算的情况。二进制数中的“乘以32”可以等同于寄存器数据向左移位5比特。通过上述的操作就能经开关SW无余数地把8比特寄存器的低位5比特适当地设定到计数器1，因此，系统能产生精确地用85.71428分频2.7MHz的f0时钟得到的31.395kHz的水平频率fh。
顺便提提，图8表示时钟输出m×fh，这个输出信号直接成为32倍于标准时钟的fh时钟，研究图1可知，进位脉冲从“L”到“H”的定时是靠f0时钟的量来增减，而不是具有精确等间隔的32倍fh时钟。如果把精确的32倍fh时钟竖向定位于图8的时序图上，那么，图8所示的从计数器3输出的脉冲信号Co2到达“H”的定时，与32倍fh时钟到达“H”的定时大体相同。这样，如上所述，因为32倍fh时钟仅仅用来产生各种定时信号，所以，即使在时钟到达“H”的定时波动时，这种波动发生在一个f0时钟之内，所以不会出现严重的问题。
图9表示的是第二实施例，其中脉冲信号Co2偏离精确的32倍fh时钟要轻得多。
图9的时序图表示把计数器3的第一复位值设定为“100001”的情况，如果把该复位值设定于这个值，与图8相比，脉冲信号Co3到达“H”的定时被改变了。
下面将描述其他的含义，从另外的角度来描述图6的第一实施例的系统。虽然计数器1把寄存器R的高位3比特作为整数转换为32倍fh时钟，但是计数器1把低位5比特考虑为小数点后面的数，并且当计数器3计算小数点后面的数时，经开关SW，把溢出到整数部分的值反映到计数器1上。
正是在此刻，在图8所示的第一实施例中，把小数部分(低位5比特)反映到整数部分(上位3比特)的方法是舍去小数部分，而在图9所示的第二实施例中则是四舍五入。图10和图11说明一个周期的脉冲信号Co1，Co2和Co3，其中低位5比特被计算为十进制数的小数部分的数。第一实施例表示于图10，第二实施例示于图11。假定低位5比特是小数部分的数值，那么二进制的“10110”就是0.6875，二进制数“10000”就是十进制的0.5。在第一实施例的情况下，因为计数器3的初始值是零，所以，即使把二进制数“10110”加到计数器3上，也不进位。然而，在第二实施例的情况下，因为计数器3的初始值是二进制数“10000”(十进制数的0.5)，所以，当把二进制数“10110”加到计数器3上时(即0.5+0.6875)，就发生溢出，使脉冲信号Co3达到“H”。
顺便提提，当基准频率被设定为2.7MHz时，如果要想得到MUSE-制式水平偏转频率33.75kHz，那么2.7M(f0)÷33.75K(fh)＝80(n)(二进制数01010000)80(n)÷32(m)＝2(k)(高位3比特010)…余数16(p)(低位5比特10000)因此，可以很容易地产生水平偏转频率。
按照本发明，在电视接收机的水平偏转系统中，能够用像高Q陶瓷振荡器这样的振荡器实现低抖动，这种水平偏转系统兼容多行扫描，并且不必调节，同时能够输出各种控制用的定时信号。
上面已经参照附图描述了本发明的优选实施例，但是本发明并不局限于上述的实施例，在不背离由权利要求书限度的本发明的综旨或范围的情况下，本领域的普通技术人员可以作出各种变形和改型。
权利要求
1.一种产生兼容多行扫描的水平同步信号的系统，其特征至于包括一个振荡器，具有以频率f0振荡的固定频率，频率f0足够地高于多行显示器中的偏转频率fh；第一计数器，用来按递减顺序对所述振荡器输出的时钟信号进行计数，其中由f0÷fh得到的数的小数第一位四舍五入取整获得的整数n除以小于n的整数m，由此得到值k并把所述第一计数器计数k值的时间设置为一个循环，即具有常数倍于所述偏转频率的频率的时钟的一个循环；和第二计数器，用来对所述值k计数m个循环，以形成一个周期，由此产生偏转频率fh。
2.根据权利要求1的产生兼容多行扫描的水平同步信号的系统，其特征在于还包括第三计数器，其中按递增顺序计数的值可以自由设定，在计算n÷m＝k时得到余数p，把按递增顺序计数的值设定为p，在所述第一计数器对k值计数期间，所述第三计数器对该值按递增顺序计数一次，当计数数据大于m时，所述第一计数器把下一个循环的计数值设定为k+1，所述第三计数器从所计数的值中减去m，并且就下一个循环期间的计数值对p值按递增顺序进行计数，由此来消除由余数p引起的偏转频率的偏移。
3.一种产生兼容多行扫描的水平同步信号的系统，其特征至于其中在所述的系统中把所述第一计数器对k值进行计数的时间设定为一个循环，把所述第一计数器重复m个循环的期间设定为一个周期；并在一个周期开始时把所述第三计数器的初始值设定为m/2，由此来减小偏转频率m倍的偏转频率时钟的误差。
4.根据权利要求1，2或3的产生兼容多行扫描的水平同步信号的系统，其特征在于m值被设定为2的幂。
5.根据权利要求1，2，3和4的产生兼容多行扫描的水平同步信号的系统，其特征在于该系统从偏转频率之内产生m倍-固定倍数的偏转频率的时钟信号；并用这种时钟信号来产生兼容行扫描的水平同步信号发生系统所必须的各种定时信号。
全文摘要
本发明包括以足够高于多行扫描中的偏转频率f
文档编号G09G1/16GK1289203SQ0013168
公开日2001年3月28日 申请日期2000年9月22日 优先权日1999年9月22日
发明者长峰孝有, 三浦悟司, 高桥新司 申请人:索尼公司