计数器电路及具备它的控制信号生成电路及显示装置的制作方法

专利名称：计数器电路及具备它的控制信号生成电路及显示装置的制作方法
技术领域：
本发明涉及生成驱动显示装置等的控制信号用的计数器电路。
技术背景在有源矩阵型的液晶显示装置中，生成有驱动液晶面板用的各种控制信 号。这些是控制扫描信号线驱动电路、数据信号线驱动电路、电源电路等的信 号。下面对这样的液晶显示装置的一般结构进行说明。图8是液晶显示装置31的方框图。该液晶显示装置31大致安装了显示面 板32、控制电路37、时间信号生成电路38以及电源电路39而构成。所述显 示面板32具备具有排列成矩阵状的像素PIX的显示部34、驱动所述各像素 PIX的扫描信号线驱动电路35以及数据信号线驱动电路36而构成。所述扫描 信号线驱动电路35具备移位寄存器35a，所述数据信号线驱动电路36具备移 位寄存器36a以及取样电路36b。为了减少所述显示部34、和扫描信号线驱动电路35以及数据信号线驱动 电路36的制造时的时间以及布线电容，将它们在同一基板上以单片形成。另 外，为了集成更多的像素PIX，扩大显示面积，所述显示部34和扫描信号线 驱动电路35以及数据信号线驱动电路36是由玻璃基板上形成的多晶硅薄膜晶 体管等构成的。而且，为了即便使用应变点在60(TC以下的通常的玻璃基板， 也不会发生因应变点以上的工艺导致的翘起或弯曲，所述多晶硅薄膜晶体管在 600。C以下的工艺温度制造。所述显示部34在利用相互交叉的m条扫描信号线GLl GLm以及k条数 据信号线SDl SDk划分形成的所述各像素PIX的范围，所述扫描信号线驱动 电路35以及所述数据信号线驱动电路36通过所述扫描信号线GLl GLm以 及数据信号线SDl SDk将从所述控制电路37提供的视频信号DAT依次写 入，从而进行图像显示。各像素PIX例如如图9所示构成。图9中，与所述扫描信号线GL以及数据信号线SD —起，对像素PIX附加有表示地址的所述k 以下的任意整数i以及所述m以下的任意整数j。各像素PIX具备栅极与扫描信号线GL连接而源极与数据信号线SD连接 的场效应晶体管(开关元件)SW、以及一个电极与该场效应晶体管SW的漏极连 接的像素电容Cp而构成。所述像素电容Cp的另一电极与全部像素PIX公共 的公共电极线连接。所述像素电容Cp由液晶电容CL、和根据需要附加的辅助 电容Cs构成。所以，若选择了扫描信号线GL,则场效应晶体管SW导通，将外加至数 据信号线SD的电压外加至像素电容Cp。另一方面，所述扫描信号线GL的选 择期间结束，场效应晶体管SW断路的期间，像素电容Cp继续保持该断路时 的电压。这里，液晶的透射率或者反射率随着外加至液晶电容CL的电压而变 化。所以，通过选择扫描信号线GL,向数据信号线SD外加与视频信号DAT 相应的电压，可以使像素PIX的显示状态根据视频信号DAT相应变化。这里，从所述控制电路37向数据信号线驱动电路36以分时传送向各像素 PIX的视频信号DAT,数据信号线驱动电路36在基于从时间信号生成电路38 输入的、在成为时间信号的预定周期中占空比为50%的(50%以下也可以)源极 时钟信号SCK及其反相信号SCKB和源极起始脉冲SSP及其反相信号SSPB 的时间，从所述视频信号DAT抽取向各像素PIX的视频数据。具体地讲，所 述移位寄存器36a通过与输入的源极时钟信号SCK、 SCKB的激活时间同步， 使源极起始脉冲SSP、SSPB依次移位，生成每隔所述源极时钟信号SCK、SCKB 的半个周期、时间不同的输出信号Sl Sk，取样电路36b在该各输出信号Sl Sk所表示的时间对所述视频信号DAT取样，输出至各数据信号线SDl SDk。 对于输出至数据信号线SDl SDk的模拟电压，使用从电源电路39提供给数 据信号线驱动电路36的电源电压。同样地，在扫描信号线驱动电路35中，所述移位寄存器35a通过与从时 间信号生成电路38输入的栅极时钟信号GCK、 GCKB同步，使栅极起始脉冲 GSP、 GSPB依次移位，将每隔预定的间隔、时间不同的扫描信号输出至各扫 描信号线GLl GLm。时间信号生成电路38生成所述源极时钟信号SCK、 SCKB、源极起始脉冲SSP、 SSPB、栅极时钟信号GCK、 GCKB、栅极起始脉冲GSP、 GSPB等的 时间信号。这些时间信号中，特别是生成作为显示驱动控制信号之一的栅极起 始脉冲GSP、 GSPB，以使得与作为从控制电路37输入的水平回扫线期间同步 信号的信号HSYNC同步。另外，时间信号生成电路38生成控制电源电路39 用的放电信号DIS、充电信号CHA、使能信号EN等的电源控制信号，使其与 作为从控制电路37输入的垂直回扫线期间同步信号的信号VSYNC同步，并 输入至电源电路39。这里，放电信号DIS是为在电源电路39起动时在电源内 部进行放电用的控制信号。充电信号CHA是在使电源电路39利用放电信号 DIS放电后，为了进行起动准备而对电源电路39充电用的控制信号。使能信 号EN是在利用充电信号CHA对电源电路39充电后，使电源电路39工作用 的时钟信号有效的控制信号。另外，时间信号生成电路38也可以生成源极起 始脉冲SSP、 SSPB，使其与点时钟信号同步。控制电路37基于从外部提供的 控制信号以及视频信号，生成视频信号DAT及信号VSYNC、 HSYNC等。另 外，向控制电路37或电源电路39的电源供给是从液晶显示装置31的电源部 供给的。电源电路39除了上述的向数据信号线SDl SDk输出用的电源，也 供给扫描信号线驱动电路35的电源或者显示部34的公用电压电源等。
以上是液晶显示装置31的大致结构的说明，而下面将详述时间信号生成 电路38的结构。
如图10所示，以往的时间信号生成电路38分别具有作为生成与信号 VSYNC同步的信号用的同步计数器的VSYNC同步计数器41、和作为生成与 信号HSYNC同步的信号用的同步计数器的HSYNC同步计数器42。在这些同 步计数器中，脉冲信号的信号VSYNC、 HSYNC是同步计数器的输入脉冲，是 与计数对象一起，向内部的各触发器的时钟端子同时输入的同步信号。然后， 基于VSYNC同步计数器41的计数结果，VSYNC同步控制信号生成电路43 生成与信号VSYNC同步的各控制信号；基于HSYNC同步计数器42的计数结 果，HSYNC同步控制信号生成电路44生成与信号HSYNC同步的各控制信号。图ll表示的是表示信号VSYNC、 HSYNC和将它们进行计数而生成的控 制信号之间的关系的时序图。该图中，表示了液晶显示装置31的电源上升期间和接着它的显示期间的初始信号。电源上升期间持续到VSYNC同步计数器41将信号VSYNC的脉冲 计数8个为止，其后移至显示期间。在该电源上升期间生成与信号VSYNC同 步的电源控制信号，例如在计数至信号VSYNC的第2个脉冲上升时生成所述 放电信号DIS，在计数至信号VSYNC的第3个脉冲上升时生成所述充电信号 CHA，在计数至信号VSYNC的第5个脉冲上升时生成所述使能信号EN。放 电信号DIS和充电信号CHA的脉冲宽度互相相等，该图中为信号VSYNC的 2个周期。使能信号EN在上升后，在整个显示期间都是激活的。另一方面， 在显示期间生成与信号HSYNC同步的显示驱动控制信号，例如HSYNC同步 计数器42从信号VSYNC的脉冲的下降时间计数至信号HSYNC的第N-1(N^7) 个脉冲下降时生成所述栅极起始脉冲GSP。栅极起始脉冲GSP具有信号 HSYNC的l个周期的宽度，在第N个脉冲的下降时间下降。专利文献1:日本专利特开平3 — 90873号公报(平成3年4月16日公开)发明内容上述的以往例子中，时间信号生成电路38的同步计数器设置了 VSYNC 同步用和HSYNC同步用的2个同步计数器，存在由于同步计数器的数量较多、 而时间信号生成电路38的电路规模较大的问题。时间信号生成电路38的电路 规模一大，就会给液晶显示装置31的显示面板32的设计带来较大制约，因此 不理想。专利文献1中，为了提供电路规模较小的时间发生装置，记载了下述方法， 即使用n位计数器，生成IC(集成电路)测试器中使用的、为了对被试验IC的 各引脚预定信号的切换时间而预定基准周期的时间脉冲和拥有各种时间的边 缘脉冲，由时间脉冲发生器10和边缘脉冲发生器50公用。为了解决上述的时间信号生成电路38的电路规模较大这样的问题，运用 该专利文献1的技术，如图12所示，考虑对VSYNC同步控制信号生成电路 46和HSYNC同步控制信号生成电路47公用HSYNC同步计数器45。然而，在如图12所示的结构中，如从上述图11的时序图也可知，为了数 出一个信号VSYNC的脉冲，需要对信号HSYNC的脉冲数出例如400个那样 非常多的个数。所以，HSYNC同步计数器45的位数变大，即，内置的触发器的数量变大，HSYNC同步计数器45的电路规模变大。例如，图10的VSYNC 同步计数器41以及HSYNC同步计数器42可以用3位的同步计数器实现，而 与此不同的是，图12的HSYNC同步计数器为U位的多位同步计数器。因此， 即使对VSYNC同步控制信号生成电路46以及HSYNC同步控制信号生成电路 47公用HSYNC同步计数器45，但生成控制信号的时间信号生成电路38的整 体规模依然较大。本发明是鉴于上述问题而进行的，其目的在于实现可以使得使用计数器的 输出来生成信号的电路规模非常小的计数器电路、以及具备它的控制信号生成 电路及显示装置。本发明的计数器电路为了解决上述课题，其特征是具备计数器；以及选 择电路，从多个脉冲信号中选择要输入到所述计数器的输入脉冲并输入到所述 计数器。若采用上述发明，则由于选择电路从多个脉冲信号选择向计数器的输入脉冲并输入至计数器，所以该多个脉冲信号间可以共有1个计数器。因而，可以抑制计数器的位数增大。据此，在具备该计数器、同时构成使用计数器的输出生成信号的电路时，该电路的规模较小也可。通过以上所述，具有可以实现能够使得使用计数器的输出来生成信号的电 路规模非常小的计数器电路的效果。本发明的进一步的其他目的、特征以及优点通过如下所示的记载应该能充 分理解。另外，本发明的益处以参照附图的下面说明应该能明白。


图1表示本发明的实施形态，是表示计数器电路以及控制信号生成电路的 主要部分结构的方框图。图2是表示图1的计数器电路的动作的时序图。图3是表示图1的计数器电路具备的选择电路的第1具体构成例的电路图。 图4是表示图1的计数器电路具备的选择电路的第2具体构成例的电路图。 图5是表示图1的控制信号生成电路的变形例的结构的方框图。 图6是表示从图5的触发脉冲来生成控制信号用的结构的电路图。图7表示本发明的实施形态，是表示显示装置结构的方框图。图8表示已有技术，是表示显示装置结构的方框图。图9是表示显示装置像素结构的电路图。图10表示已有技术，是表示计数器电路的第l结构的方框图。图11是表示图10的计数器电路的动作的时序图。图12表示已有技术，是表示计数器电路的第2结构的方框图。标号说明1计数器电路2控制信号生成电路3选择电路4计数器5 VSYNC同步信号生成电路(生成电路)6 HSYNC同步信号生成电路(生成电路) 21液晶显示装置(显示装置)28时间信号生成电路 VSYNC、 HSYNC信号(输入脉冲、脉冲信号)具体实施方式
基于图1至图7说明本发明的一个实施形态如下。图7表示本实施形态的液晶显示装置21的结构。该液晶显示装置21将图 8的液晶显示装置31具备的时间信号生成电路38替换为时间信号生成电路28。 然后，本实施形态的计数器电路包含在时间信号生成电路28中，是在图8的 液晶显示装置31具备的时间信号生成电路38中，将以往的图10所示的计数 器电路或图12所示的计数器电路替换成图1的计数器电路1。另外，设这里的 计数器电路1具备的计数器为同步计数器，但也可以是非同步计数器。图1的计数器电路1具备选择电路3和计数器4。另外，对该计数器电路 1加上VSYNC同步信号生成电路(生成电路)5以及HSYNC同步信号生成电路 (生成电路)6，构成使用计数器4的输出来进行液晶显示装置21的显示的驱动控制的控制信号生成电路2。选择电路3是选择作为2个输入信号的脉冲信号的信号VSYNC、 HSYNC 的任意一方并输出至计数器4的电路。这里，选择电路3是象征性地表示，不 管选择方式如何。另外，选择电路3的输入信号也可以不像此时所示的2个， 一般来讲可以是多个。信号VSYNC、 HSYNC是与背景技术中描述的相同的信 号，图2表示其波形。信号VSYNC在液晶显示装置21的电源上升期间周期 地切换为高和低，在显示期间固定为高。信号HSYNC在液晶显示装置21的 电源上升期间以及显示期间的两者的整个期间周期地切换为高和低。选择电路3选择信号VSYNC和信号HSYNC的任一个信号并输出，是通 过输入的选择电路控制信号CTR来控制的。作为选择电路控制信号CTR，可 以使用例如图7的控制电路37生成并输入至时间信号生成电路28的信号。选 择电路控制信号CTR如图2所示，在电源上升期间为高，在显示期间为低。 选择电路3在选择电路控制信号CTR为高时，选择信号VSYNC并输出，在 选择电路控制信号CTR为低时，选择信号HSYNC并输出。从选择电路3输 出的脉冲信号输入至计数器4。这里，由于选择电路控制信号CTR在电源上升 期间为高，在显示期间为低，因此选择电路3在电源上升期间选择信号VSYNC 并输出，在显示期间选择信号HSYNC并输出。计数器4在这里是N位的同步计数器。计数器4将从选择电路3输出的脉 冲信号作为输入信号、以及向内置的触发器的时钟端子输入的同步信号，进行 脉冲数的计数。这里，计数器4如图2所示，在电源上升期间对信号VSYNC 的脉冲数进行计数，在显示期间对信号HSYNC的脉冲数进行计数。作为计数 器4的输出，如图1的[N-1:0]所示的那样，可以全部采用每位的输出，但也可 以只取出后级的电路使用的位的输出。VSYNC同步信号生成电路5是使用计数器4的信号VSYNC的脉冲数的 计数输出、而生成与信号VSYNC同步的控制信号的电路。VSYNC同步信号 生成电路5由于只要在电源上升期间从计数器4的输出来生成控制信号即可， 所以将用于选择电路3的选择电路控制信号CTR作为本身的控制信号，在选 择电路控制信号CTR成为高的电源上升期间进行生成控制信号的动作。HSYNC同步信号生成电路6是计数器4使用信号HSYNC的脉冲数的计数输出、而生成与信号HSYNC同步的控制信号的电路。HSYNC同步信号生 成电路6由于只要在显示期间从计数器4的输出来生成控制信号即可，所以将 表示是显示期间的有效显示信号DE作为本身的控制信号，在显示期间进行生 成控制信号的动作。有效显示信号DE如图2所示，是在电源上升期间为低、 在显示期间为高的信号。根据以上的计数器电路1以及控制信号生成电路2的结构，信号VSYNC、 HSYNC共有1个计数器4，在电源上升期间，可以生成背景技术中图ll所示 的放电信号DIS、充电信号CHA、使能信号EN等的电源控制信号(控制信号)； 在显示期间，可以生成同样如图11所示的栅极起始脉冲GSP等的显示驱动控 制信号(控制信号)。另外，虽然在图1中未图示，但也可以使用点时钟信号作 为选择电路3的输入信号，从该计数器的输出生成作为显示驱动控制信号(控 制信号)的源极起始脉冲。这样，在本实施形态的液晶显示装置21中，由于选择电路3从多个脉冲 信号选择向计数器4的输入脉冲并输入至计数器4，因此可以在该多个脉冲信 号间共有1个计数器4。所以，可以抑制计数器4的位数增大。例如，图12 所示的以往的计数器电路中需要11位的计数器，但在本实施形态的计数器电 路l中只用3位的计数器4即可。据此，在具备该计数器4、同时构成使用计 数器4的输出生成信号的电路时，该电路的规模可以较小。据此，可以实现能够使得使用计数器的输出来生成信号的电路的规模非常 小的计数器电路。特别是对于液晶显示装置21 ，在成为向计数器4的输入脉冲的多个脉冲信 号中，含有具有显示的垂直周期的信号VSYNC和具有显示的水平周期的信号 HSYNC。据此，生成控制液晶显示装置21的驱动的控制信号用的信号VSYNC 和信号HSYNC成为共有计数器4的脉冲信号。由于垂直周期与水平周期相比 要非常大，所以若想要只将水平周期的信号作为输入脉冲从用l个计数器进行 计数的结果来生成与具有垂直周期的信号同步的控制信号和与具有水平周期 的信号同步的控制信号，则为了数出垂直周期，需要具有非常多位的计数器。 但在本实施形态中，由于将输入脉冲分为具有显示的垂直周期的信号和具有显 示的水平周期的信号，所以具有不增大计数器4的位数即可的效果尤为突出。另外，由于控制信号生成电路2具备计数器电路1，所以可以减小控制信号生成电路2的规模。并且，由于液晶显示装置21具备控制信号生成电路2， 所以可以增大控制信号生成电路2以外的空间。这里，举出生成图11的时间的控制信号时的、电路面积减小效果的具体 例子。另外，关于VSYNC同步控制信号生成电路以及HSYNC同步控制信号 生成电路，设以往和本实施形态使用相同的电路。作为第1已有技术说明的图10的计数器电路中，VSYNC同步计数器41 以及HSYNC同步计数器42分别可以由3位的计数器构成。另外，设从计数 器的输出生成触发脉冲，对各计数器分别需要触发脉冲生成电路。因此，此时 具备2个3位计数器和2个触发脉冲生成电路，其结果，计数器电路的面积占 图8的液晶显示装置31中的控制电路37和时间信号生成电路38合在一起的 整个电路的配置面积的约10%。作为第2已有技术说明的图12的计数器电路中，计数器虽然是1个HSYNC 同步计数器45，但是对它使用了 ll位的计数器。另外，设从计数器的输出产 生触发脉冲，需要1个触发脉冲生成电路。由于11位计数器的面积约是3位 计数器的面积的6倍，所以可知此时的计数器电路的面积也非常大。与此不同的是，在本实施形态的计数器电路l中，由图5可知，需要l个 选择电路3、用3位计数器可以实现的计数器4、和生成触发脉冲用的1个触 发脉冲生成电路7。但是，它们的面积占图7的液晶显示装置21中的控制电路 37和时间信号生成电路28合在一起的整个电路的配置面积的比例只需约5°% 即可。接下来，叙述上述结构的计数器电路1以及控制信号生成电路2中的选择 电路3的具体的构成例。图3是以开关电路构成选择电路3的例子。该选择电路3是2输入的情况 的例子，由2个CMOS模拟开关3a、 3b和1个反相器3c构成。模拟开关3a 是将信号VSYNC向计数器4的输入进行开和关的开关，模拟开关3b是将信 号HSYNC向计数器4的输入进行开和关的开关。模拟开关3a、 3b利用取高以及取低的逻辑的选择电路控制信号CTR来控 制开和关。对模拟开关3a的n沟道型MOS晶体管以及模拟开关3b的p沟道型MOS晶体管的各栅极，照原样输入有选择电路控制信号CTR。对模拟开关 3a的p沟道型MOS晶体管以及模拟开关3b的n沟道型MOS晶体管的各栅极， 输入有选择电路控制信号CTR被反相器3c进行逻辑反转的信号。据此，选择 电路3在选择电路控制信号CTR为高时，模拟开关3a为开状态，同时模拟开 关3b为关状态，从而选择信号VSYNC并输出；在选择电路控制信号CTR为 低时，模拟开关3a为关状态，同时模拟开关3b为开状态,从而选择信号HSYNC 并输出。图4是用逻辑电路构成计数器电路3的例子。该计数器电路3是2输入情 况下的例子，由反相器3d、 3e、 3f、 3j以及2输入的或非电路3g、 3h、 3i构 成。对反相器3d输入有信号VSYNC，对反相器3e输入有选择电路控制信号 CTR，对反相器3f输入有信号HSYNC。反相器3d的输出和反相器3e的输出 向或非电路3g输入。另外，反相器3f的输出和选择电路控制信号CTR输入至 或非电路3h。或非电路3g的输出和或非电路3h的输出向或非电路3i输入。 或非电路3i的输出向反相器3j输入。反相器3j的输出成为选择电路3的输出。 据此，在选择电路控制信号CTR为高的电源上升期间，从选择电路3输出信 号VSYNC;在选择电路控制信号CTR为低的显示期间，从选择电路3输出信 号HSYNC。接下来，图5表示控制信号生成电路2含有从计数器4的输出生成为了生 成各控制信号的触发脉冲的电路的结构。该图表示输入计数器4的输出并生成 触发脉冲的触发脉冲生成电路7。计数器4的各位的输出可全部成为触发脉冲 生成电路7的输入信号。图5的下方表示输入这些N个输入信号位
位[N-1] 的状态。这些输入信号在这里起到作为触发脉冲生成电路7内部的与非电路7a 的输入的作用，该与非电路7a的输出通过反相器7b成为触发脉冲[trigK]。在 全部使用来自计数器4的输出位
位[N-1]的时候，触发脉冲trigK的种类存 在2W个(trigl trig2^，但为了生成控制信号，只使用其中预定的位即可。所 以，作为从计数器4的输出，只使用位
位[N-1]中预定的位即可。在该图 的触发脉冲生成电路7的情况下，只在位
位[N-1]中预定的位全部为高时， 与非电路7a的输出为低，输出触发脉冲trigK。接下来，图6表示使用图5的触发脉冲生成电路7的输出来生成控制信号的VSYNC同步信号生成电路5以及HSYNC同步信号生成电路6的构成例。 该图的构成例具备与非电路ll以及触发器12。与非电路11是2输入，对一个 输入，将触发脉冲生成电路7输出的触发脉冲trigl进行输入；对另一输入， 在使用VSYNC同步信号生成电路5时，输入有选择电路控制信号CTR，在使 用HSYNC同步信号生成电路6时，输入有有效显示信号DE。据此，由于电 源上升期间选择电路控制信号CTR为高，或者显示期间有效显示信号DE为高， 从而每次输入触发脉冲trigl，与非电路ll的输出为低，所以可以将该低的信 号作为激活信号，使VSYNC同步信号生成电路5以及HSYNC同步信号生成 电路6在期望的期间动作。与非电路11的输出向触发器12输入。对触发器12 可以使用D触发器、RS触发器等，可根据想要生成的信号使用任意的触发器。另外，图6的结构中，通过用选择电路控制信号CTR或者有效显示信号 DE来控制对向触发器12的输入信号的激活以及非激活，从而使VSYNC同步 信号生成电路5以及HSYNC同步信号生成电路6在期望的期间动作，生成控 制信号。但是，不仅限于此，也可以通过将选择电路控制信号CTR或者有效 显示信号DE用作为触发器的复位信号，从而使VSYNC同步信号生成电路5 以及HSYNC同步信号生成电路6在期望的期间动作，生成控制信号。例如， 为了在期望期间以外使触发器的输出非激活，只要使选择电路控制信号CTR 或者有效显示信号DE在该期望期间的电平将触发器复位即可。另外，除此之 外，也可以用逻辑电路将触发器的输出信号、和选择电路控制信号CTR或者 有效显示信号DE进行组合，来控制触发器的输出的激活以及非激活，从而使 VSYNC同步信号生成电路5以及HSYNC同步信号生成电路6在期望的期间 动作，生成控制信号。以上对本实施形态进行了说明。另外，本实施形态中，图7的控制电路37、时间信号生成电路28、电源 电路39以及显示面板32除了用多晶硅之外，用CG硅也可以适于制造。另夕卜， 本实施形态中，说明了作为液晶显示装置的显示装置，但不限于此，当然可以 广泛适用于各种显示装置。另外，计数器电路以及控制信号生成电路不限于显 示装置，无论什么样的装置也都能适用。另外，本发明的控制信号生成电路也可以具备所述计数器电路，使用所述计数器电路的输出来生成控制显示装置的显示驱动的控制信号。若采用上述发明，则具有可以减小生成控制装置驱动的控制信号的电路规 模的效果。另外，本发明的控制信号生成电路也可以根据能由所述选择电路选择的向 所述计数器的输入脉冲的种类，具备使用所述计数器电路的输出来生成所述控 制信号的生成电路。若采用上述发明，则具有可以通过各生成电路生成与由选择电路选择的向 计数器的输入脉冲的种类相应的控制信号的效果。另外，本发明的控制信号生成电路也可以具备使用所述计数器电路的各位 的输出中的预定的位来生成触发脉冲的触发脉冲生成电路，使用由所述触发脉 冲生成电路生成的所述触发脉冲来生成所述控制信号。若采用上述发明，则由于使用计数器电路的各位的输出中的预定的位来生 成触发脉冲，所以可以得到以与使用的位的输出相应的间隔输出的触发脉冲。 据此，控制信号生成电路可以生成与所述间隔相应的控制信号。因此，具有可 以容易生成各种控制信号的效果。另外，本发明的控制信号生成电路的所述触发脉冲生成电路也可以具备将 所述计数器电路具备的所述计数器的各位的输出中的预定的位作为全部输入 的与非电路，将所述与非电路的输出或者其逻辑反相信号作为所述触发脉冲。若采用上述发明，则与非电路由于只在作为输入所选择的位的输出全部为 高的时候输出低，因此它成为低或者其反相的高的触发脉冲。据此，根据作为 输入所选择的位的输出的种类，可以容易变更触发脉冲的间隔。因此，具有可 以容易实现触发脉冲生成电路的效果。另外，本发明的控制信号生成电路也可以根据能由所述选择电路选择的向 所述计数器的输入脉冲的种类，具备使用由所述触发脉冲生成电路生成的所述 触发脉冲来生成所述控制信号的生成电路。若采用上述发明，则具有可以通过各生成电路生成与由选择电路选择的向 计数器的输入脉冲的种类相应的控制信号的效果。另外，本发明的控制信号生成电路的各所述生成电路也可以具备将所述 触发脉冲、与表示利用所述选择电路选择与各所述生成电路对应的种类的向所述计数器的输入脉冲的信号作为输入的2输入与非电路；以及将所述与非电路 的输出作为输入的触发器。若采用上述发明，则在各生成电路中，在利用选择电路选择与该生成电路 对应的种类的向计数器的输入脉冲的时候，可以只在输入触发脉冲的时候，从 与非电路向触发器输入激活信号。所以，具有可以使各生成电路在期望的期间 动作的效果。另外，本发明的控制信号生成电路的所述装置也可以是显示装置，所述多 个脉冲信号含有具有显示的垂直周期的信号和具有显示的水平周期的信号。若采用上述发明，则为了生成控制显示装置的驱动的控制信号，具有显示 的垂直周期的信号和具有显示的水平周期的信号成为共有计数器的脉冲信号。 由于垂直周期与水平周期相比非常大，所以若想要只将水平周期的信号作为输 入脉冲从用1个计数器进行计数的结果来生成与具有垂直周期的信号同步的控 制信号和与具有水平周期的信号同步的控制信号，则为了数出垂直周期，需要 具有非常多位的计数器。但在本发明中，由于将输入脉冲分为具有显示的垂直周期的信号和具有显示的水平周期的信号，所以具有不增大计数器的位数即可 的效果。另外，本发明的控制信号生成电路也可以在所述装置的电源上升期间，所 述计数器电路的所述选择电路从所述多个脉冲信号选择具有所述显示的垂直 周期的信号，并输入至所述计数器；在所述装置的显示期间，所述计数器电路 的所述选择电路从所述多个脉冲信号选择具有所述显示的水平周期的信号，并 输入至所述计数器。若采用上述发明，则具有在电源上升期间可以生成与具有显示的垂直周期 的信号同步的控制信号、而在显示期间可以生成与具有显示的水平周期的信号 同步的控制信号的效果。另外，本发明的显示装置也可以具备所述控制信号生成电路，使用所述计 数器电路的输出来生成控制具备所述计数器电路的装置的驱动的控制信号。若采用上述发明，则由于利用所述控制信号生成电路生成的控制信号来进 行显示装置的驱动控制，所以具有可以增大显示装置的控制信号生成电路以外 的空间的效果。本发明并非限定于上述各实施形态，在权利要求所示的范围内可以进行各 种变更，对于将不同的实施形态所分别揭示的技术单元适当组合而得到的实施 形态，也包含在本发明的技术范围内。工业上的实用性本发明可以适用于液晶显示装置。
权利要求
1.一种计数器电路，其特征在于，具备计数器；以及选择电路，从多个脉冲信号中选择要输入到所述计数器的输入脉冲并输入到所述计数器。
2. —种控制信号生成电路，其特征在于，具备权利要求1所述的计数器电路，使用所述计数器电路的输出生成控制 具备所述计数器电路的装置的驱动的控制信号。
3. 如权利要求2所述的控制信号生成电路，其特征在于， 具备根据所述计数器电路的输出生成所述控制信号的生成电路，其中，所述生成电路与由所述选择电路选择得到的要输入到所述计数器的输入脉冲的 种类相应。
4. 如权利要求2所述的控制信号生成电路，其特征在于， 具备使用所述计数器电路的各位的输出中的预定的位的输出来生成触发脉冲的触发脉冲生成电路，使用由所述触发脉冲生成电路生成的所述触发脉冲 来生成所述控制信号。
5. 如权利要求4所述的控制信号生成电路，其特征在于，所述触发脉冲生成电路具备将所述计数器电路具备的所述计数器的各位的输出中的预定的位的输出作为全部输入的与非电路，将所述与非电路的输出 或者其逻辑反相信号作为所述触发脉冲。
6. 如权利要求4或5所述的控制信号生成电路，其特征在于， 具备利用所述触发脉冲生成所述控制信号的生成电路，其中，所述生成电路与由所述选择电路选择的要输入到所述计数器的输入脉冲的种类相应，所述 触发脉冲由所述触发脉冲生成电路生成。
7. 如权利要求6所述的控制信号生成电路，其特征在于， 各所述生成电路具备将所述触发脉冲和用于表示选择电路选择的与各所述生成电路对应的种 类的要输入到所述计数器的输入脉冲的信号作为输入的2输入与非电路；以及 将所述与非电路的输出作为输入的触发器。
8. 如权利要求2至7的任意一项所述的控制信号生成电路，其特征在于，所述装置是显示装置，所述多个脉冲信号含有具有显示的垂直周期的信号 和具有显示的水平周期的信号。
9. 如权利要求8所述的控制信号生成电路，其特征在于， 在所述装置的电源上升期间，所述计数器电路的所述选择电路从所述多个脉冲信号选择具有所述显示的垂直周期的信号，并输入至所述计数器；在所述 装置的显示期间，所述计数器电路的所述选择电路从所述多个脉冲信号选择具 有所述显示的水平周期的信号，并输入至所述计数器。
10. —种显示装置，其特征在于，具备权利要求2至9的任意一项所述的控制信号生成电路，利用所述控制 信号生成电路生成的所述控制信号，进行显示的驱动控制。
全文摘要
在控制信号生成电路(2)的计数器电路(1)中，选择电路(3)利用选择电路控制信号CTR的控制，选择作为脉冲信号的信号VSYNC和信号HSYNC中的预定的信号，并输入至计数器(4)。计数器(4)将输入的脉冲信号的计数结果输出，据此VSYNC同步信号生成电路(5)或者HSYNC同步信号生成电路(6)生成控制显示的驱动的控制信号。
文档编号G09G3/36GK101405940SQ200780010159
公开日2009年4月8日 申请日期2007年2月20日 优先权日2006年5月24日
发明者中川阳介 申请人:夏普株式会社