半导体装置、显示装置以及操作该半导体装置的方法

专利名称：半导体装置、显示装置以及操作该半导体装置的方法
技术领域：
本发明构思的示例性实施例涉及一种半导体装置，更具体地讲，涉及一种包括电 平移位器的半导体装置、包括所述半导体装置的显示装置和操作所述半导体装置的方法。
背景技术：
显示器驱动器能够通过使用输入信号来从多个数据电压之中选择数据电压，并将 选择的数据电压输出到显示面板。显示面板可包括多条数据线，每条数据线接收数据电压 中的对应数据电压。高电压信号可被用作输入信号来选择用于数据线中的分别的数据线的 数据电压。可仅为显示器驱动器供应低电压信号来节能。电平移位器可被用来将低电压信 号转换为高电压信号。然而，显示面板各不相同，并且每个显示面板可能需要不同的高电压 信号。

发明内容
根据本发明构思的示例性实施例的半导体装置包括代码产生器和电平移位器。代 码产生器产生包括处于第一逻辑状态的一个比特和处于第二逻辑状态的至少一个比特。电 平移位器响应于所述代码来通过多个输出端输出处于第一电压电平或处于第二电压电平 的信号。电平移位器可包括多个电压控制器和多个电压转换器。当电压控制器中的每一个 响应于代码的比特之中的对应比特而被启用时，所述多个电压控制器控制通过电平移位器 的多个输出端之中的对应输出端输出的信号处于第一电压电平。当电压转换器的每一个响 应于电平移位器的剩余输出信号而被启用时，所述多个电压转换器控制通过电平移位器的 多个输出端之中的对应输出端输出的信号处于第二电压电平。电压控制器的每一个可与电压控制器的每一个互补地操作，所述电压控制器的每 一个与电压转换器的每一个共同使用电平移位器的输出端。电压控制器的每一个可响应于处于第一逻辑状态的比特来从电平移位器的对应 输出端断开施加第一电压电平的第一电压源，响应于处于第二逻辑状态的比特，通过将第 一电压源连接到电平移位器的对应输出端来输出处于第一电压电平的输出信号。当剩余输出信号处于第一电压电平时，电压转换器的每一个可通过连接施加第二 电压电平的第二电压源与对应输出端来输出处于第二电压电平的输出信号。当电平移位器 的剩余输出信号之中的至少一个输出信号处于第二电压电平时，电压转换器的每一个可从 电平移位器的对应输出端断开第二电压源。所述半导体装置还可包括响应于电平移位器的 输出信号来输出多个电压之中的一个电压的解码器。根据本发明构思的示例性实施例的半导体装置包括代码产生器和电平移位器。代 码产生器产生包括处于第一逻辑状态的一个比特和处于第二逻辑状态的至少一个比特的代码。响应于所述代码，电平移位器通过多个输出端输出处于第一电压电平或处于第二电 压电平的输出信号。电平移位器包括多个电压控制器和多个电压转换器，其中，响应于所述 至少一个比特，除一个电压控制器以外的所有电压控制器控制通过除一个输出端以外的所 有输出端输出的第一信号处于第一电压电平，响应于所述第一信号，电压转换器之一控制 通过剩余输出端输出的第二信号处于第二电压电平。响应于处于第一逻辑状态的比特，剩余电压控制器可断开为剩余输出端施加第一 电压电平的第一电压源，响应于处于第二逻辑状态的所述至少一个比特，除一个电压控制 器以外的所有电压控制器可通过将第一电压源连接到除一个输出端以外的所有输出端来 输出处于第一电压电平的第一信号。响应于第一信号，所述一个电压控制器可通过将施加 第二电压电平的第二电压源连接到剩余输出端来输出处于第二电压电平的第二信号，响应 于第二信号，除一个电压转换器以外的所有电压转换器可从除一个输出端以外的所有输出 端断开第二电压源。根据本发明构思的示例性实施例的显示装置包括包括多个像素区域的显示器面 板、源极驱动器、解码器、栅极驱动器和控制器。源极驱动器包括代码产生器和电平移位器。 代码产生器产生包括处于第一逻辑状态的一个比特和处于不同的第二逻辑状态的至少一 个其他比特的代码。电平移位器包括多个输出端。所述电平移位器被构造为响应于所述代 码来通过输出端之一来输出处于第二电压电平的第二信号，以及通过其他输出端来输出处 于不同的第一电压电平的第一信号。响应于输出端的输出信号，解码器输出多个电压之中 的一个电压。响应于从解码器输出的一个电压，源极驱动器驱动显示面板的源极线。栅极 驱动器驱动显示面板的栅极线。控制器控制源极驱动器和栅极驱动器。电平移位器可包括多个电压控制器和多个电压转换器，每个电压控制器接收代码 的比特中的不同比特，并由处于第二逻辑状态的接收的比特启用以将第一信号输出到其他 输出端，所述多个电压转换器之一由第一信号启用以将第二信号输出到一个输出端。可由 处于第一逻辑状态的比特停用电压控制器之一，从而防止电压控制器将处于第二电压电平 的信号施加给所述一个输出端。可由第二信号停用其他电压转换器，从而防止所述其他电 压转换器将处于第一电压电平的信号施加给其他输出端。电压控制器的每一个可被连接在提供第一电压电平的第一电压源与多个输出端 中的不同输出端之间，其中，从第一电压源通过每个电压控制器到其对应输出端的路径在 对应的接收的比特处于第一逻辑状态时被断开，并在接收的比特处于第二逻辑状态时被连 接。电压转换器的每一个可被连接在提供第二电压电平的第二电压源与多个输出端中的不 同输出端之间，其中，从第二电压源通过每个电压转换器到其对应输出端的路径因第二信 号而断开并因第一信号而连接。根据本发明构思的示例性实施例的操作包括电平移位器的半导体装置的方法包 括接收包括处于第一逻辑状态的一个比特和处于第二逻辑状态的至少一个比特的代码； 响应于处于第二逻辑状态的比特，控制通过电平移位器的多个输出端之中的对应输出端输 出的信号处于第一电压电平；响应于处于第一逻辑状态的比特和从电平移位器输出的剩余 输出信号，控制通过电平移位器的多个输出端之中的对应输出端输出的信号处于第二电压 电平。根据本发明构思的示例性实施例的操作包括电平移位器的半导体装置的方法包括接收包括处于第一逻辑状态的一个比特和处于第二逻辑状态的至少一个比特的代码； 响应于处于第二逻辑状态的比特，控制通过电平移位器中的除一个输出端以外的所有输出 端输出的第一信号处于第一电压电平；响应于处于第一逻辑状态的比特和所述第一信号， 控制通过电平移位器的剩余输出端输出的第二信号处于第二电压电平。控制第一信号的步骤可包括响应于处于第二逻辑状态的比特，启用多个电压控 制器中的除一个电压控制器以外的所有电压控制器，来将处于第一电压电平的第一信号供 应给除一个输出端以外的所有输出端，响应于处于第一逻辑状态的比特，停用剩余电压控 制器，来防止将处于第一电压电平的信号供应给剩余输出端。控制第二信号的步骤可包括响应于第一信号，启用多个电压转换器中的电压转 换器，来将处于第二电压电平的第二信号供应给剩余输出端，响应于第二信号，停用剩余电 压转换器，来防止将处于第二电压电平的信号供应给除一个输出端以外的所有输出端。


通过下面结合附图进行的详细描述，本发明构思的示例性实施例将被更清楚地理 解，在附图中图1是根据本发明构思的示例性实施例的半导体装置的示意图；图2是根据本发明构思的示例性实施例的图1的半导体装置的示意图；图3是根据本发明构思的示例性实施例的图2的半导体装置的电平移位器的电路 图；图4是根据本发明构思的示例性实施例的图2的半导体装置的解码器的电路图；图5是显示包括图3的电平移位器和图4的解码器的图2的半导体装置的信号的 示例性逻辑状态的表格；图6是根据本发明构思的示例性实施例的图2的半导体装置的电平移位器的电路 图；图7是根据本发明构思的示例性实施例的图2的半导体装置的解码器的电路图；图8是显示包括图6的电平移位器和图7的解码器的图2的半导体装置的信号的 示例性逻辑状态的表格；图9是根据本发明构思的示例性实施例的包括图1的半导体装置的显示装置的框 图。
具体实施例方式在下文中，将通过参照

本发明构思的示例性实施例来详细地描述本发明 构思。附图中相同的标号表示相同的元件。图1是根据本发明构思的示例性实施例的半导体装置100的示意图。参照图1，半 导体装置100包括代码产生器110和电平移位器120。代码产生器110产生包括第一比特Bl至第η比特Bn (其中，η是正整数)的代码， 并将产生的代码输出到电平移位器120。第一比特Bl处于第一逻辑状态，第二比特Β2至 第η比特Bn处于第二逻辑状态。例如，第一逻辑状态可以是逻辑低状态，第二逻辑状态可 以是逻辑高状态，反之亦然。电平移位器120响应于接收的代码而将处于第一电压电平或处于第二电压电平的输出信号输出到第一输出端0UT_1至第η输出端0UT_n。电平移位器 120包括第一电压控制器121_1至第η电压控制器121_η以及互补操作的第一电压转换器 125_1至第η电压转换器125_η。在下文中，为了方便说明，将基于电平移位器120是基-4电平移位器(radix-4 level shifter)的假设来描述半导体装置100的操作。然而，本发明构思的实施例并不限 于此，如图1所示，电平移位器120可被实现为基-η电平移位器。换句话说，当使用基-η 电平移位器时，代码产生器110可产生包括η比特的代码，并且电平移位器120可包括η个 电压控制器和η个电压转换器。例如，变量η可以与小于4的数字或大于4的数字对应。图2是根据本发明构思的示例性实施例的图1的半导体装置的100的示意图。参 照图2，代码产生器110产生并输出包括第一比特Bi、第二比特Β2、第三比特Β3、第四比特 Β4的代码。以下示例假设第一比特Bl处于第一逻辑状态，第二比特Β2、第三比特Β3和第 四比特Β4处于不同的第二逻辑状态。电平移位器120包括第一电压控制器121_1、第二电压控制器121_2、第三电压控 制器121_3和第四电压控制器121_4以及第一电压转换器125_1、第二电压转换器125_2、 第三电压转换器125_3和第四电压转换器125_4。响应于代码中被设置为两个状态中的一 个状态的比特，第一电压控制器121_1、第二电压控制器121_2、第三电压控制器121_3和第 四电压控制器121_4中除一个电压控制器以外的所有电压控制器都被启用，响应于代码的 其他比特中被设置为两个状态中的另一个状态的至少一个比特，剩余电压控制器被停用。 启用的电压控制器将信号输出到处于第一电压电平(例如，地电压)的各输出端，并防止停 用的电压控制器将信号输出到剩余的处于第一电压电平的输出端。例如，第一电压控制器121_1响应于处于第一逻辑状态的第一比特Bl而被停用， 第二电压控制器121_2、第三电压控制器121_3和第四电压控制器121_4分别响应于处于第 二逻辑状态的比特Β2、Β3和Β4而被启用。由于第二电压控制器121_2响应于处于第二逻 辑状态的比特Β2而被启用，因此第二电压控制器121_2将处于第一电压电平的信号输出到 第二输出端0UT_2。同样，第三电压控制器121_3和第四电压控制器121_4分别响应于处于 第二逻辑状态的第三比特B3和第四比特B4而被启用。因此，第三电压控制器121_3和第 四电压控制器121_4两者将处于第一电压电平的信号分别输出到第三输出端0UT_3和第四 输出端0UT_4。由于第一电压控制器121_1被停用，因此它被防止将处于第一电压电平的信 号输出到第一输出端0UT_1。第一电压控制器121_1被停用并且其他电压控制器121_2、121_3、121_4被启用仅 作为示例。例如，如果第一比特Bi、第三比特B3和第四比特B4被设置为第二逻辑状态并且 第二比特B2被设置为第一逻辑状态，则第一电压控制器121_1、第三电压控制器121_3和第 四电压控制器121_4将被停用并且第二电压控制器121_2将被启用。此外，如果所有的比 特B1-B4被设置为第二逻辑状态，则所有的电压控制器将被停用。第一电压电平可以是足 以启用晶体管的电压。电压控制器121_1_121_4中的每一个都被连接到电压转换器125_1_125_4中的不 同电压转换器以及输出端(例如，被称为驱动输出端)中的不同输出端。例如，第一电压控 制器121_1被连接到电压转换器125_1和(例如，驱动)输出端0UT_1，第二电压控制器被 连接到电压转换器125_2和(例如，驱动)输出端0UT_2，第三电压控制器被连接到电压转换器125_3和(例如，驱动)输出端0UT_3，第四电压控制器被连接到电压转换器125_4和 (例如，驱动)输出端0UT_4。电压转换器125_1_125_4中的每一个也被连接到剩余输出端。例如，第一电压转 换器125_1被连接到输出端0UT_2-0UT_4 ；第二电压转换器125_2被连接到输出端0UT_1和 0UT_3-0UT_4 ；第三电压转换器125_3被连接到输出端0UT_1_0UT_2和0UT_4 ；第四电压转 换器125_4被连接到输出端0UT_1-0UT_3。被连接到电压转换器的剩余输出端的电压被用来控制电压转换器(例如，被称为 控制电压)。例如，第一电压转换器125_1被输出端0UT_2-0UT_4的电压控制；第二电压转 换器125_2被输出端0UT_1和0UT_3-0UT_4的电压控制；第三电压转换器125_3被输出端 0UT_1-0UT_2和0UT_4的电压控制；第四电压转换器125_4被输出端0UT_1_0UT_3的电压 控制。例如，当被施加到电压转换器的控制电压都被设置为第一电压电平时，电压转换 器可被认为是启用的并将第二电压电平的电压施加到其的驱动输出端。例如，当输出端 0UT_2-0UT_4的电压都是第一电压电平时，第一电压转换器125_1将第二电压电平的电压 施加到输出端0UT_1。然而，当被施加到电压转换器的控制电压之一没有被设置为第一电压 电平时，该电压转换器被停用。例如，由第一电压转换器125_1将第二电压电平施加到输出 端0UT_1造成其他的电压转换器125_2-125_4中的每个电压转换器的控制电压之一被设置 为第二电压电平，从而停用电压转换器125_2-125_4。停用的电压转换器被防止将第二电压 电平的信号施加到剩余的输出端。例如，当电压转换器125_2-125_4被停用时，它们被防止 将第二电压电平的电压施加到输出端0UT_2-0UT_4。例如，第二电压电平可比第一电压电平 大，并且可以是电源供应电压的电平。尽管第一电压转换器125_1被描述为是已启用的并且第二电压转换器125_2、第 三电压转换器125_3和第四电压转换器125_4被描述为是已停用的，但本发明构思的实施 例并不限于此。例如，可施加都被设置在第一电压电平的控制电压以启用其他电压转换器 中的任意的电压转换器。此外，如果施加的控制电压之一被设置处于第二电压电平，则所有 的电压转换器可被停用。现在将参照图3至图6更详细地描述根据本发明构思的示例性实施例的电平移位 器 120。图1或图2的半导体装置100还可包括解码器130。响应于从电平移位器120的 第一输出端0UT_1、第二输出端0UT_2、第三输出端0UT_3和第四输出端0UT_4输出的输出 信号，解码器130从多个电压之中选择一个电压，并输出选择的电压。在图2中，分别从第一 输出端0UT_1、第二输出端0UT_2、第三输出端0UT_3和第四输出端0UT_4输出四个输出信 号。因此，解码器130从第一电压VI、第二电压V2、第三电压V3和第四电压V4之中选择一 个电压并输出选择的电压。然而，本发明构思的实施例并不限于四个输出信号和电压。例 如，当使用基-η电平移位器时，如图1所示，解码器130从η个电压之中选择一个电压并输 出选择的电压。可选择地，当使用多个电平移位器时，响应于输出信号，解码器130从多个 电压之中选择一个电压，所述多个电平移位器的每一个与上述的电平移位器120相同，所 述多个电压的数量与从所述多个电平移位器输出的输出信号的数量对应。图3是根据本发明构思的示例性实施例的图2的半导体装置100的电平移位器120的电路图。参照图2和图3，第一电压控制器121_1、第二电压控制器121_2、第三电压 控制器121_3和第四电压控制器121_4的每一个可以是NMOS晶体管，所述NMOS晶体管包 括施加有第一比特Bi、第二比特B2、第三比特B3、第四比特B4之中的对应比特的栅极，连接 到第一输出端0UT_1、第二输出端0UT_2、第三输出端0UT_3和第四输出端0UT_4之中的对 应输出端的第一端、连接到施加第一电压电平VSS的第一电压源的第二端。例如，第一电压 控制器121_1可以是第一 NMOS晶体管m，所述第一 NMOS晶体管m包括施加有第一比特Bl 的栅极、连接到第一输出端0UT_1的第一端以及连接到第一电压源的第二端。第二电压控 制器121_2可以是第二 NMOS晶体管N2，所述第二 NMOS晶体管N2包括施加有第二比特B2 的栅极、连接到第二输出端0UT_2的第一端以及连接到第一电压源的第二端。第三电压控 制器121_3可以是第三NMOS晶体管N3，所述第三NMOS晶体管N3包括施加有第三比特B3 的栅极、连接到第三输出端0UT_3的第一端以及连接到第一电压源的第二端。第四电压控 制器121_4可以是第四NMOS晶体管N4，所述第四NMOS晶体管N4包括施加有第四比特B4 的栅极、连接到第四输出端0UT_4的第一端以及连接到第一电压源的第二端。尽管图3示出第一电压控制器121_1、第二电压控制器121_2、第三电压控制器 121_3和第四电压控制器121_4的每一个是NMOS晶体管，但本发明构思的实施例并不限于 此。例如，如果图1的代码产生器110产生并输出处于与上述的逻辑状态相反的逻辑状态 的第一比特Bi、第二比特B2、第三比特B3、第四比特B4，则第一电压控制器121_1、第二电压 控制器121_2、第三电压控制器121_3和第四电压控制器121_4的每一个可被PMOS晶体管 代替。第一电压转换器125_1、第二电压转换器125_2、第三电压转换器125_3和第四电 压转换器125_4的每一个可包括多个晶体管，所述每个晶体管包括施加有控制电压中的分 别的电压的栅极。例如，对应的电压转换器的电压控制器被连接到输出端(例如，驱动输出 端)之一，并且剩余输出端的电压中的不同的电压(例如，控制电压)被施加到所述电压 转换器的不同晶体管的栅极。在第二电压源VDD和电平移位器120的多个输出端0UT_1、 0UT_2、0UT_3和0UT_4之中的对应输出端之间，第一电压转换器125_1、第二电压转换器 125_2、第三电压转换器125_3和第四电压转换器125_4的每一个的晶体管彼此串连。第一电压转换器125_1、第二电压转换器125_2、第三电压转换器125_3和第四电 压转换器125_4的每一个可包括与电平移位器120的输出端的剩余数量对应的多个晶体 管。例如，第一电压转换器125_1可包括第一 PMOS晶体管P11、第二 PMOS晶体管P12 和第三PMOS晶体管P13。第一 PMOS晶体管Pll包括施加有通过第二输出端0UT_2输出的 信号的栅极和连接到第二电压源的第一端。第二PMOS晶体管P12包括施加有通过第三输出 端0UT_3输出的信号的栅极和连接到第一 PMOS晶体管Pll的第二端的第一端。第三PMOS 晶体管P13包括施加有通过第四输出端0UT_4输出的信号的栅极、连接到第二 PMOS晶体管 P12的第二端的第一端和连接到第一输出端0UT_1的第二端。第二电压转换器125_2可包括第四PMOS晶体管P21、第五PMOS晶体管P22和第 六PMOS晶体管P23。第四PMOS晶体管P21包括施加有通过第一输出端0UT_1输出的信号 的栅极和连接到第二电压源的第一端。第五PMOS晶体管P22包括施加有通过第三输出端 0UT_3输出的信号的栅极和连接到第四PMOS晶体管P21的第二端的第一端。第六PMOS晶体管P23包括施加有通过第四输出端0UT_4输出的信号的栅极、连接到第五PMOS晶体管 P22的第二端的第一端和连接到第二输出端0UT_2的第二端。第三电压转换器125_3可包括第七PMOS晶体管P31、第八PMOS晶体管P32和第 九PMOS晶体管P33。第七PMOS晶体管P31包括施加有通过第一输出端0UT_1输出的信号 的栅极和连接到第二电压源的第一端。第八PMOS晶体管P32包括施加有通过第二输出端 0UT_2输出的信号的栅极和连接到第七PMOS晶体管P31的第二端的第一端。第九PMOS晶 体管P33包括施加有通过第四输出端0UT_4输出的信号的栅极、连接到第八PMOS晶体管 P32的第二端的第一端和连接到第三输出端0UT_3的第二端。第四电压转换器125_4可包括第十PMOS晶体管P41、第i^一 PMOS晶体管P42和第 十二 PMOS晶体管P43。第十PMOS晶体管P41包括施加有通过第一输出端0UT_1输出的信 号的栅极和连接到第二电压源的第一端。第十一 PMOS晶体管P42包括施加有通过第二输 出端0UT_2输出的信号的栅极和连接到第十PMOS晶体管P41的第二端的第一端。第十二 PMOS晶体管P43包括施加有通过第三输出端0UT_3输出的信号的栅极、连接到第十一 PMOS 晶体管P42的第二端的第一端和连接到第四输出端0UT_4的第二端。图4是根据本发明构思的示例性实施例的图2的半导体装置100的解码器130的 电路图。参照图2至图4，解码器130可包括第一晶体管TR1、第二晶体管TR2、第三晶体管 TR3和第四晶体管TR4。尽管图1示出了 4个晶体管，但本发明的实施例并不限于此。例如， 当从η个电压之中选择一个电压时，如参照图1所描述的，解码器130可包括η个晶体管。第一晶体管TRl的栅极被连接到第一输出端0UT_1，第一电压Vl施加到第一晶体 管TRl的第一端，并且第一晶体管TRl的第二端被连接到解码器130的输出端0UT_D。第 二晶体管TR2的栅极被连接到第二输出端0UT_2，第二电压V2施加到第二晶体管TR2的第 一端，并且第二晶体管TR2的第二端被连接到解码器130的输出端0UT_D。第三晶体管TR3 的栅极被连接到第三输出端0UT_3，第三电压V3施加到第三晶体管TR3的第一端，并且第 三晶体管TR3的第二端被连接到解码器130的输出端0UT_D。第四晶体管TR4的栅极被连 接到第四输出端0UT_4，第四电压V4施加到第四晶体管TR4的第一端，并且第四晶体管TR4 的第二端被连接到解码器130的输出端0UT_D。尽管图4示出第一晶体管TR1、第二晶体管 TR2、第三晶体管TR3和第四晶体管TR4为NMOS晶体管，但本发明构思的实施例并不限于 此。例如，如果使用与图3中显示的那些晶体管互补的晶体管，则第一晶体管TR1、第二晶体 管TR2、第三晶体管TR3和第四晶体管TR4可被PMOS晶体管代替。图5是显示包括图3的电平移位器120和图4的解码器130的图2的半导体装置 100的信号的示例性逻辑状态的表格。在下文中，将参照图2至图5描述包括图3的电平移 位器120和图4的解码器130的图2的半导体装置100的操作。将在下面描述第一比特Bl处于第一逻辑状态L并且第二比特B2、第三比特B3和 第四比特B4处于第二逻辑状态H的示例。由于第一比特Bl处于第一逻辑状态L，因此第 一 NMOS晶体管附被截止。由于第二比特B2、第三比特B3和第四比特B4处于第二逻辑状 态H，因此第二 NMOS晶体管N2、第三NMOS晶体管N3和第四NMOS晶体管N4被导通，并且从 第二输出端0UT_2、第三输出端0UT_3和第四输出端0UT_4输出的信号处于第一电压电平 VSS0由于从第二输出端0UT_2、第三输出端0UT_3和第四输出端0UT_4输出的信号处于第 一电压电平VSS，因此第一电压转换器125_1的第一晶体管P11、第二晶体管P12和第三晶
10体管P13均被导通，从而从第一输出端0UT_1输出的信号可处于第二电压电平VDD。由于从 第一输出端0UT_1输出的信号处于第二电压电平VDD，因此第四PMOS晶体管P21、第七PMOS 晶体管P31和第十PMOS晶体管P41均被截止。因此，第二电压转换器125_2、第三电压转换 器125_3和第四电压转换器125_4被停用，以便从第二输出端0UT_2、第三输出端0UT_3和 第四输出端0UT_4输出的信号可保持处于第一电压电平VSS。结果，解码器130的第一晶体管TRl被导通，解码器130的第二晶体管TR2、第三晶 体管TR3和第四晶体管TR4被截止，并且解码器130将第一电压Vl输出到其输出端0UT_D。接下来，将在下面描述第二比特B2处于第一逻辑状态L并且第一比特Bi、第三比 特B3和第四比特B4处于第二逻辑状态H的示例。在该示例中，第二 NMOS晶体管N2被截 止，第一 NMOS晶体管附、第三NMOS晶体管N3和第四NMOS晶体管N4被导通，从而从第一输 出端0UT_1、第三输出端0UT_3和第四输出端0UT_4输出的信号可处于第一电压电平VSS。 此外，由于第四PMOS晶体管P21、第五PMOS晶体管P22和第六PMOS晶体管P23响应于从第 一输出端0UT_1、第三输出端0UT_3和第四输出端0UT_4输出的信号而被导通，因此从第二 输出端0UT_2输出的信号处于第二电压电平VDD。由于第一 PMOS晶体管P11、第八PMOS晶 体管P32和第十一 PMOS晶体管P42响应于从第二输出端0UT_2输出的信号而被截止，因此 第一电压转换器125_1、第三电压转换器125_3和第四电压转换器125_4被停用。因此，解 码器130的第二晶体管TR2被导通，并且解码器130的第一晶体管TR1、第三晶体管TR3和 第四晶体管TR4被截止，从而解码器130可将第二电压V2输出到输出端0UT_D。在只有第三比特B3处于第一逻辑状态L或只有第四比特B4处于第一逻辑状态L 的其他示例中，按相似的方式执行包括图3的电平移位器120和图4的解码器130的图2 的半导体装置100的上述操作。因此，不需要提供其详细描述。根据上述本发明构思的示例性实施例，当代码产生器110产生并输出具有第一逻 辑状态的比特和具有不同的第二逻辑状态的其他比特的代码时，电平移位器120响应于代 码输出处于第二电压电平VDD的仅一个输出信号，从而解码器130可从多个电压中选择一 个电压并输出选择的电压。图6是根据本发明构思的示例性实施例的图2的半导体装置100的电平移位器 120的电路图。参照图2和图6，第一电压控制器121_1、第二电压控制器121_2、第三电压 控制器121_3和第四电压控制器121_4可以是第一匪OS晶体管Ni、第二 NMOS晶体管N2、 第三NMOS晶体管N3和第四NMOS晶体管N4。第一 NMOS晶体管Ni、第二 NMOS晶体管N2、 第三NMOS晶体管N3和第四NMOS晶体管N4中的每一个包括施加有从第一比特Bi、第二比 特B2、第三比特B3和第四比特B4之中选择的比特的栅极、连接到从第一输出端0UT_1、第 二输出端0UT_2、第三输出端0UT_3和第四输出端0UT_4选择的输出端的第一端以及连接到 施加第一电压电平VSS的第一电压源的第二端。图6的第一电压控制器121_1、第二电压控 制器121_2、第三电压控制器121_3和第四电压控制器121_4具有与图3的第一电压控制 器121_1、第二电压控制器121_2、第三电压控制器121_3和第四电压控制器121_4的结构 相同的结构，因此不需要提供其详细描述。此外，如上面参照图3所描述的，当图2的代码 产生器110产生的代码的第一比特Bi、第二比特B2、第三比特B3和第四比特B4处于与上 述的逻辑状态相反的逻辑状态时，第一电压控制器121_1、第二电压控制器121_2、第三电 压控制器121_3和第四电压控制器121_4的每一个可被PMOS晶体管所代替。
第一电压转换器125_1、第二电压转换器125_2、第三电压转换器125_3和第四电 压转换器125_4中的每一个可包括多个晶体管，每个晶体管包括施加有电平移位器120的 剩余输出信号之中的对应输出信号的栅极。在用于施加第二电压电平VDD的第二电压源 与电平移位器120的多个输出端0UT_1、0UT_2、0UT_3和0UT_4之中的对应输出端之间， 第一电压转换器125_1、第二电压转换器125_2、第三电压转换器125_3和第四电压转换器 125_4中的每一个电压转换器的晶体管彼此并连。第一电压转换器125_1、第二电压转换器 125_2、第三电压转换器125_3和第四电压转换器125_4中的每一个可包括与电平移位器 120的剩余输出端的数量对应的多个晶体管。例如，第一电压转换器125_1可包括第一PMOS晶体管P101、第二PMOS晶体管P102 和第三PMOS晶体管P103。第一 PMOS晶体管PlOl包括施加有通过第二输出端0UT_2输出的 信号的栅极、连接到第二电压源的第一端和连接到第一输出端0UT_1的第二端。第二 PMOS 晶体管P102包括施加有通过第三输出端0UT_3输出的信号的栅极、连接到第二电压源的第 一端和连接到第一输出端0UT_1的第二端。第三PMOS晶体管P103包括施加有通过第四输 出端0UT_4输出的信号的栅极、连接到第二电压源的第一端和连接到第一输出端0UT_1的
A-Ap ■上山
弟一) 而。第二电压转换器125_2可包括第四PMOS晶体管Ρ201、第五PMOS晶体管Ρ202和第 六PMOS晶体管Ρ203。第四PMOS晶体管Ρ201包括施加有通过第一输出端0UT_1输出的信 号的栅极、连接到第二电压源的第一端和连接到第二输出端0UT_2的第二端。第五PMOS晶 体管P202包括施加有通过第三输出端0UT_3输出的信号的栅极、连接到第二电压源的第一 端和连接到第二输出端0UT_2的第二端。第六PMOS晶体管P203包括施加有通过第四输出 端0UT_4输出的信号的栅极、连接到第二电压源的第一端和连接到第二输出端0UT_2的第二端。第三电压转换器125_3可包括第七PMOS晶体管P301、第八PMOS晶体管P302和第 九PMOS晶体管P303。第七PMOS晶体管P301包括施加有通过第一输出端0UT_1输出的信 号的栅极、连接到第二电压源的第一端和连接到第三输出端0UT_3的第二端。第八PMOS晶 体管P302包括施加有通过第二输出端0UT_2输出的信号的栅极、连接到第二电压源的第一 端和连接到第三输出端0UT_3的第二端。第九PMOS晶体管P303包括施加有通过第四输出 端0UT_4输出的信号的栅极、连接到第二电压源的第一端和连接到第三输出端0UT_3的第二端。第四电压转换器125_4可包括第十PMOS晶体管P401、第i^一 PMOS晶体管P402和 第十二 PMOS晶体管P403。第十PMOS晶体管P401包括施加有通过第一输出端0UT_1输出 的信号的栅极、连接到第二电压源的第一端和连接到第四输出端0UT_4的第二端。第十一 PMOS晶体管P402包括施加有通过第二输出端0UT_2输出的信号的栅极、连接到第二电压 源的第一端和连接到第四输出端0UT_4的第二端。第十二 PMOS晶体管P403包括施加有通 过第三输出端0UT_3输出的信号的栅极、连接到第二电压源的第一端和连接到第四输出端 0UT_4的第二端。图7是根据本发明构思的示例性实施例图2的半导体装置100的解码器130的电 路图。参照图2、图6和图7，解码器130可包括第一晶体管TR10、第二晶体管TR20、第三晶 体管TR30和第四晶体管TR40。尽管图7示出了 4个晶体管，但本发明构思的示例性实施例并不限于此。例如，当从η个电压之中选择一个电压时，如参照图1所描述的，解码器130 可包括η个晶体管。图7的解码器130可通过用PMOS晶体管代替图4的第一晶体管TR1、第二晶体管 TR2、第三晶体管TR3和第四晶体管TR4而形成。图7的第一晶体管TR10、第二晶体管TR20、 第三晶体管TR30和第四晶体管TR40按照与图4的第一晶体管TR1、第二晶体管TR2、第三 晶体管TR3和第四晶体管TR4彼此连接的方式相同的方式彼此连接，因此，不需要提供其详 细描述。图8是显示包括图6的电平移位器120和图7的解码器130的图2的半导体装置 100的信号的示例性逻辑状态的表格。在下文中，将参照图2、图6至图8描述包括图6的 电平移位器120和图7的解码器130的图2的半导体装置100的操作。将在下面描述第一比特Bl处于第二逻辑状态H并且第二比特B2、第三比特B3和 第四比特B4处于第一逻辑状态L的示例。由于第一比特Bl处于第二逻辑状态H，因此第一 NMOS晶体管m被导通，并且从第一输出端0UT_1输出的信号处于第一电压电平VSS。由于 第二比特B2、第三比特B3和第四比特B4处于第一逻辑状态L，因此第二 NMOS晶体管N2、第 三NMOS晶体管N3和第四NMOS晶体管N4被截止。由于从第一输出端0UT_1输出的信号处 于第一电压电平VSS，因此第二电压转换器125_2的第四PMOS晶体管P201被导通，并且从 第二输出端0UT_2输出的信号处于第二电压电平VDD。此外，由于从第一输出端0UT_1输出 的信号处于第一电压电平VSS，因此第三电压转换器125_3的第七PMOS晶体管P301和第四 电压转换器125_4的第十PMOS晶体管P401被导通，并且从第三输出端0UT_3输出的信号 和从第四输出端0UT_4输出的信号处于第二电压电平VDD。由于从第二输出端0UT_2、第三 输出端0UT_3和第四输出端0UT_4输出的信号处于第二电压电平VDD，因此第一 PMOS晶体 管P101、第二 PMOS晶体管P102和第三PMOS晶体管P103被截止。因此，第一电压转换器 125_1被停用，并且从第一输出端0UT_1输出的信号被保持处于第一电压电平VSS。结果，解码器130的第一晶体管TRlO被导通，第二晶体管TR20、第三晶体管TR30 和第四晶体管TR40被截止，并且解码器130将第一电压Vl输出到其输出端0UT_D。接下来，将描述第二比特B2处于第二逻辑状态H并且第一比特Bi、第三比特B3 和第四比特B4处于第一逻辑状态L的示例。在该示例中，第二 NMOS晶体管N2被导通，并 且第一 NMOS晶体管Ni、第三NMOS晶体管N3和第四NMOS晶体管N4被截止，从而从第二输 出端0UT_2输出的信号可处于第一电压电平VSS。此外，由于第一 PMOS晶体管P101、第八 PMOS晶体管P302和第十一 PMOS晶体管P402响应于从第二输出端0UT_2输出的信号而被 导通，因此从第一输出端0UT_1、第三输出端0UT_3和第四输出端0UT_4输出的信号处于第 二电压电平VDD。由于第四PMOS晶体管P201、第五PMOS晶体管P202和第六PMOS晶体管 P203响应于从第一输出端0UT_1、第三输出端0UT_3和第四输出端0UT_4输出的信号而被 截止，因此第二电压转换器125_2被停用。因此，解码器130的第二晶体管TR20被导通，并 且第一晶体管TR10、第三晶体管TR30和第四晶体管TR40被截止，从而解码器130可将第二 电压V2输出到输出端0UT_D。在只有第三比特B3处于第二逻辑状态H或只有第四比特B4处于第二逻辑状态H 时，按相似的方式执行包括图6的电平移位器120和图7的解码器130的图2的半导体装 置100的上述操作，因此，不需要提供其详细描述。例如，当如图7中所示地实现解码器130
13时，可使用图6的电平移位器120。图9是根据本发明构思的示例性实施例的图1的包括半导体装置100的显示装置 900的框图。上述半导体装置100可被用在显示装置900中。参照图9，显示装置900包括 显示面板910、源极驱动器920、栅极驱动器930和控制器940。显示面板910包括多个像素 区域、多条栅极线Gl至Gn以及多条源极线Sl至Sn。多条栅极线Gl至Gn可沿与多条源极 线Sl至Sn交叉的第一方向延伸，所述多条源极线Sl至Sn可沿与第一方向不同的第二方 向延伸。交叉的栅极线和源极线可形成矩阵。控制器940控制源极驱动器920和栅极驱动器930。控制器940接收多个控制信 号(未示出)和多个数据信号(未示出)。可从外部源(未示出)提供控制信号和数据信 号。控制器940响应于接收的控制信号和接收的数据信号来产生栅极控制信号GC和源极 控制信号SC，将栅极控制信号GC输出到栅极驱动器930，并将源极控制信号SC输出到栅极 驱动器920。响应于栅极控制信号GC，栅极驱动器930通过栅极线Gl至Gn顺序地将栅极驱动 器信号供应给显示面板910。响应于源极控制信号SC，源极驱动器920通过源极线Sl至Sn 将多个数据电压(例如，灰度电压)供应给显示面板910。当栅极驱动器930顺序地选择栅 极线Gl至Gn时，可由源极驱动器920供应数据电压。源极驱动器920可包括上述的半导体装置100。例如，图1的半导体装置100的电 平移位器120和解码器130可被包括在源极驱动器920中。在该示例中，图1中示出的第 一电压Vl至第η电压Vn可以是施加到源极线Sl至Sn的灰度电压。例如，在包括半导体 装置100的图9的显示装置900中，图1的半导体装置100的解码器130可通过使用基_η 电平移位器来从多个灰度电压之中选择灰度电压。尽管已经参照本发明构思的示例性实施例具体显示和描述了本发明构思，但是本 领域的技术人员应该理解，在不脱离本公开的精神和范围的情况下，可以对其进行形式和 细节上的各种改变。
1权利要求
1.一种半导体装置，包括代码产生器，产生包括处于第一逻辑状态的一个比特和处于第二逻辑状态的至少一个 比特的代码；电平移位器，响应于所述代码，通过多个输出端来输出处于第一电压电平或处于第二 电压电平的信号；其中，所述电平移位器包括多个电压控制器，其中，响应于所述至少一个比特，除一个电压控制器以外的所有电压 控制器控制通过除一个输出端以外的所有输出端输出的第一信号处于第一电压电平；多个电压转换器，其中，响应于第一信号，电压转换器中的一个电压转换器控制通过其 余的所述一个输出端输出的第二信号处于第二电压电平。
2.如权利要求1所述的半导体装置，其中，电压转换器的每一个与电压控制器的每一 个互补地操作，所述电压控制器的每一个与电压转换器的每一个共同使用电平移位器的输 出端。
3.如权利要求1所述的半导体装置，其中，响应于处于第一逻辑状态的所述一个比特， 其余的所述一个电压控制器断开为其余的所述一个输出端施加第一电压电平的第一电压 源，响应于处于第二逻辑状态的所述至少一个比特，所述除一个电压控制器以外的所有电 压控制器通过将第一电压源连接到所述除一个输出端以外的所有输出端来输出处于第一 电压电平的第一信号。
4.如权利要求1所述的半导体装置，其中，响应于所述第一信号，所述一个电压转换器 通过将施加第二电压电平的第二电压源连接到其余的所述一个输出端来输出处于第二电 压电平的第二信号，响应于所述第二信号，除所述一个电压转换器以外的所有电压转换器 从所述除一个输出端以外的所有输出端断开第二电压源。
5.如权利要求1所述的半导体装置，其中，电压转换器的每一个包括多个晶体管，所述 晶体管在用于施加第二电压电平的第二电压源与电平移位器的所述多个输出端之中的对 应输出端之间彼此串连，每个晶体管包括施加有所述第一输出信号之中的对应的第一输出 信号的栅极。
6.如权利要求1所述的半导体装置，其中，电压转换器的每一个包括多个晶体管，所述 晶体管在用于施加第二电压电平的第二电压源与电平移位器的所述多个输出端之中的对 应输出端之间彼此并连，每个晶体管包括施加有所述第一输出信号之中的对应的第一输出 信号的栅极。
7.如权利要求1所述的半导体装置，所述半导体装置还包括响应于电平移位器的输出 信号来输出多个电压之中的一个电压的解码器。
8.如权利要求7所述的半导体装置，其中，所述解码器包括多个晶体管，所述晶体管包 括施加有电平移位器的输出信号之中的对应输出信号的栅极，施加有多个电压之中的对应 电压的第一端以及连接到解码器的输出端的第二端。
9.一种显示装置，包括显示面板，包括多个像素区域；源极驱动器，包括代码产生器，产生包括处于第一逻辑状态的一个比特和处于与第一逻辑状态不同的第二逻辑状态的至少一个其他比特的代码；电平移位器，包括多个输出端，所述电平移位器被构造为响应于所述代码来通过输出 端中的一个输出端来输出处于第二电压电平的第二信号，并通过其他输出端来输出处于与 第二电压电平不同的第一电压电平的第一信号；解码器，响应于输出端的输出信号，输出多个电压之中的一个电压， 其中，响应于从解码器输出的所述一个电压，源极驱动器驱动显示面板的源极线； 栅极驱动器，驱动显示面板的栅极线； 控制器，控制源极驱动器和栅极驱动器。
10. 一种操作半导体装置的方法，所述半导体装置包括电平移位器，所述方法包括如下 步骤接收包括处于第一逻辑状态的一个比特和处于第二逻辑状态的至少一个比特的代码；响应于处于第二逻辑状态的比特，控制通过电平移位器的多个输出端中的除一个输出 端以外的所有输出端输出的第一信号处于第一电压电平；响应于处于第一逻辑状态的比特和第一信号，控制通过电平移位器的其余的所述一个 输出端输出的第二信号处于第二电压电平。
全文摘要
本发明提供一种半导体装置、显示装置以及操作该半导体装置的方法。一种半导体装置，包括代码产生器和电平移位器。所述代码产生器产生包括处于第一逻辑状态的一个比特和处于第二逻辑状态的至少一个比特的代码。响应于所述代码，电平移位器通过多个输出端输出处于第一电压电平或处于第二电压电平的信号。所述电平移位器包括多个电压控制器和多个电压转换器。响应于所述至少一个比特，除一个电压控制器以外的所有电压控制器控制通过除一个输出端以外的所有输出端输出的第一信号处于第一电压电平。响应于所述第一信号，电压转换器之一控制通过剩余输出端输出的第二信号处于第二电压电平。
文档编号G09G3/20GK101996555SQ201010254608
公开日2011年3月30日 申请日期2010年8月10日 优先权日2009年8月10日
发明者李友宁 申请人:三星电子株式会社