移位寄存器的制作方法

专利名称：移位寄存器的制作方法
技术领域：
本发明涉及一种移位寄存器，特别是涉及一种具有嵌入式双向扫描功能的移位寄 存器。
背景技术：
液晶显示器包含液晶显示面板，前述液晶显示面板是由液晶单元所形成，且每一 像素元件皆连接于相应的液晶单元。前述像素元件实质上配置成矩阵形式，前述矩阵形式 具有多条栅极线配置成行与多条数据线配置成列。液晶显示面板是由驱动电路所驱动，驱 动电路包含栅极驱动器与数据驱动器。栅极驱动器会产生多个栅极信号(扫描信号)并按 顺序提供予栅极线，以依序一行行开启像素元件，数据驱动器会产生多个源极信号(数据 信号)(例如依序对图像信号进行取样)，并同时提供前述这些源极信号予数据线以及提 供前述这些栅极信号予栅极线，以对液晶显示面板上的液晶单元的状态进行校准，如此一 来即可控制光线的穿透率，从而在液晶显示器上显示图像。在前述驱动电路中，双向移位寄存器通常用在栅极驱动器，以产生多个栅极信号 来依序驱动栅极线，而提供正向或反向的显示图像。一般而言，多个二对二双向控制电路配 置于双向移位寄存器中，用以控制多个栅极信号的扫描方向(正向或反向)。图7是依照现有技术示出一种二对二双向控制电路的示意图，前述二对二双向控 制电路具有两个输入端P与N以及两个输出端Dl与D2，并且由两个控制信号Bi与XBi所 控制。前述两个控制信号Bi与XBi是两个直流信号，这两个直流信号被设定为具有相异的 极性(例如一个直流信号具有高电平电压，则另一个直流信号具有低电平电压)，用以设 定二对二双向控制电路，使其得以引导移位寄存器内的输入信号向前或向后移位。然而，若 在移位寄存器的每一电路级中配置二对二双向控制电路，则会导致在电路级的输入信号产 生电压降，并且会导致功率消耗与制造成本的提升。

发明内容
为克服现有技术的缺陷，根据本发明的一实施方式，本发明关于一种移位寄存器。 在本发明一实施例中，移位寄存器包含第一控制线、第二控制线、第一时钟脉冲信号线、第 二时钟脉冲信号线、参考线以及多个电路级。第一控制线用以提供第一控制信号。第二控 制线用以提供第二控制信号。第一时钟脉冲信号线用以提供第一时钟脉冲信号。第二时钟 脉冲信号线用以提供第二时钟脉冲信号。参考线用以提供参考电压。多个电路级，战}，j =1,2,…，N，N为正整数，前述电路级。彼此电性串联耦接。每一前述电路级。包含输出端、第一晶体管、第二晶体管、第三晶体管以及第四晶 体管。输出端用以输出扫描信号。第一晶体管具有栅极、漏极与源极，栅极电性耦接于邻接 的前一电路级^v1的输出端，漏极电性耦接于节点，源极电性耦接于第一与第二控制信号线 的其中一个，用以由第一与第二控制信号线取得相应的控制信号。第二晶体管具有栅极、漏 极与源极，栅极电性耦接于邻接的下一电路级^v1的输出端，漏极电性耦接于第一晶体管的漏极，源极电性耦接于第一晶体管的源极。第三晶体管具有栅极、漏极与源极，栅极电性耦 接于节点，漏极电性耦接于第一与第二时钟脉冲信号线的其中一个，用以由第一或第二时 钟脉冲信号线取得相应的时钟脉冲信号，源极电性耦接于前述电路级h的输出端。第四晶 体管具有栅极、漏极与源极，漏极电性耦接于第三晶体管的源极，源极电性耦接于参考信号 线，用以由参考线取得参考电压。此外，每一前述电路级Sj还包含去能电路，去能电路电性耦接于节点与第四晶体 管的栅极之间，用以对前述电路级Sj的输出端进行去能。在本发明一实施例中，电路级h的第一晶体管的源极与下一电路级^V1的第一晶 体管的源极电性耦接于第一与第二控制信号线的其中一个，而下二电路级^V2的第一晶体 管的源极与下三电路级^V3的第一晶体管的源极电性耦接于第一与第二控制信号线的其中 另一个。当j为奇数时，电路级h的第三晶体管的漏极电性耦接于第一与第二时钟脉冲信 号线的其中一个，而当j为偶数时，电路级h的第三晶体管的漏极电性耦接于第一与第二 时钟脉冲信号线的其中另一个。每一第一控制信号、第二控制信号、第一时钟脉冲信号以及第二时钟脉冲信号具 有周期与相位，其中第一与第二控制信号的前述这些周期相同且第一与第二控制信号的前 述这些相位彼此相反。此外，第一与第二时钟脉冲信号的前述这些周期相同，且第一与第二 时钟脉冲信号的前述这些相位彼此相反。在本发明一实施例中，第一与第二控制信号的周 期为OXBXT)，且第一与第二时钟脉冲信号的周期为OXCXT)，其中T为扫描信号的脉 冲宽度，而B与C为满足下列关系式B = 2XC的常数。在本发明一实施例中，第一控制信号与第一时钟脉冲信号具有相应的相位，前述 相应的相位控制输入信号向前或向后移位。在本发明一实施例中，每一第一晶体管、第二晶体管、第三晶体管以及第四晶体管 包含场效应薄膜晶体管。根据本发明的另一实施方式，本发明关于一种移位寄存器。在本发明一实施例中， 移位寄存器包含第一移位寄存器电路与第二移位寄存器电路，第一与第二移位寄存器电路 分别形成于一显示面板上的左侧与右侧，使得显示面板的像素矩阵位于第一与第二阵列上 整合栅极移位寄存器电路之间。每一第一与第二移位寄存器电路包含第一控制线、第二控制线、第一时钟脉冲信 号线、第二时钟脉冲信号线、参考线以及多个电路级。第一控制线用以提供第一控制信号。 第二控制线用以提供第二控制信号。第一时钟脉冲信号线用以提供第一时钟脉冲信号。第 二时钟脉冲信号线用以提供第二时钟脉冲信号。参考线用以提供参考电压。多个电路级， {Sj}，j = 1，2，…，N，N为正整数，前述电路级h彼此电性串联耦接。每一前述电路级。包含输出端、第一晶体管、第二晶体管、第三晶体管以及第四晶 体管。输出端用以输出扫描信号。第一晶体管具有栅极、漏极与源极，栅极电性耦接于邻接 的前一电路级^V1的输出端，漏极电性耦接于节点，源极电性耦接于第一与第二控制信号线 的其中一个，用以由第一与第二控制信号线取得相应的控制信号。第二晶体管具有栅极、漏 极与源极，栅极电性耦接于邻接的下一电路级^V1的输出端，漏极电性耦接于第一晶体管的 漏极，源极电性耦接于第一晶体管的源极。第三晶体管具有栅极、漏极与源极，栅极电性耦 接于节点，漏极电性耦接于第一与第二时钟脉冲信号线的其中一个，用以由第一与第二时钟脉冲信号线取得相应的时钟脉冲信号，源极电性耦接于输出端。第四晶体管具有栅极、漏 极与源极，漏极电性耦接于第三晶体管的源极，源极电性耦接于参考线，用以由参考信号线 取得参考电压。每一第一晶体管、第二晶体管、第三晶体管以及第四晶体管包含场效应薄膜 晶体管。在本发明一实施例中，每一前述电路级h还包含去能电路，去能电路电性耦接于 节点与第四晶体管的栅极之间，用以对前述电路级Sj的输出端进行去能。由第一移位寄存器电路依序输出的扫描信号分别提供予像素矩阵的奇数行，而由 第二移位寄存器电路依序输出的扫描信号分别提供予像素矩阵的偶数行，或由第一移位寄 存器电路依序输出的扫描信号分别提供予像素矩阵的偶数行，而由第二移位寄存器电路依 序输出的扫描信号分别提供予像素矩阵的奇数行。对每一移位寄存器电路而言，前述电路级h的第一晶体管的源极与下一电路级的 第一晶体管的源极皆电性耦接于第一与第二控制信号线的其中一个，而下二电路级^V2的 第一晶体管的源极与下三电路级^V3的第一晶体管的源极电性耦接于第一与第二控制信号 线的其中另一个。对每一移位寄存器电路而言，当j为奇数时，前述电路级Sj的第三晶体管的漏极 电性耦接于第一与第二时钟脉冲信号线的其中一个，而当j为偶数时，前述电路级Sj的第 三晶体管的漏极电性耦接于第一与第二时钟脉冲信号线的其中另一个。对每一移位寄存器电路而言，每一第一控制信号、第二控制信号、第一时钟脉冲信 号以及第二时钟脉冲信号具有周期与相位，其中第一与第二控制信号的前述这些周期相同 且第一与第二控制信号的前述这些相位彼此相反，其中第一与第二时钟脉冲信号的前述这 些周期和第一与第二时钟脉冲信号的前述这些相位彼此相反。在本发明一实施例中，第一 与第二控制信号的周期为OXBXT)，而第一与第二时钟脉冲信号的周期为QXCXT)，其 中T为扫描信号的脉冲宽度，而B与C为满足下列关系式B = 2XC的常数。在本发明一实施例中，第一控制信号、第二控制信号、第一时钟脉冲信号以及第二 时钟脉冲信号具有相应的相位，前述相应的相位控制多个输入信号向前或向后移位。本发明实施例的移位寄存器不需额外的二对二双向控制电路，从而减低功率消耗 与制造成本。为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例， 并配合附图，作详细说明如下。


为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，附图的说明如 下图1示出依照本发明一实施方式的一种移位寄存器示意图。图2示出依照本发明图1的一种移位寄存器级电路示意图。图3示出依照本发明图1的一种输入与输出信号的时序图。图4示出依照本发明图1的另一种输入与输出信号的时序图。图5示出依照本发明另一实施方式的一种移位寄存器示意图。图6示出依照本发明图5的一种输入与输出信号的时序图。
图7示出依照现有技术的一种二对二双向控制电路的示意图。主要附图标记说明100 移位寄存器111 第一控制信号线112:第二控制信号线113 第一时钟脉冲信号线114:第二时钟脉冲信号线115:参考信号线116 第一启动脉冲输入线117 第二启动脉冲输入线500 移位寄存器510 第一阵列上整合栅极移位寄存器电路520 第二阵列上整合栅极移位寄存器电路530 像素矩阵
具体实施例方式本发明说明中所公开的实施例请一并参照所附的图1至图6。根据本发明的目的， 本发明一实施方式是关于一种具有嵌入式双向扫描功能的移位寄存器。请参照图1与图2，且特别是图1，其是依照本发明一实施方式示出一种移位寄存 器100的示意图。移位寄存器100包含第一控制线111、第二控制线112、第一时钟脉冲信 号线113、第二时钟脉冲信号线114、参考线115以及多个电路级。第一控制线111用以提 供第一控制信号Bil。第二控制线112用以提供第二控制信号Bi2。第一时钟脉冲信号线 113用以提供第一时钟脉冲信号CK。第二时钟脉冲信号线114用以提供第二时钟脉冲信号 XCK。参考线115用以提供参考电压VSS。多个电路级，{Sj}, j = 1,2,…，N，N为正整数， 前述电路级h彼此电性串联耦接。此外，移位寄存器100也包含第一启动脉冲输入线116与第二启动脉冲输入线 117。第一启动脉冲输入线116用以提供第一启动脉冲STP。第二启动脉冲输入线117用以 提供第二启动脉冲ENDP。在移位寄存器100的前移操作功能中，第一启动脉冲STP当作启 动脉冲信号，而在移位寄存器100的后移操作功能中，第二启动脉冲ENDP当作启动脉冲信号。第一控制线111、第二控制线112、第一时钟脉冲信号线113、第二时钟脉冲信号线 114以及参考线115组成数据汇流排，数据汇流排形成在显示面板(图中未示)的基板周 围。前述电路级，{S」}也与数据汇流排毗邻地形成在基板上。数据汇流排也可包含第一与 第二启动脉冲输入线116与117。在本发明一实施例中，第一与第二启动脉冲输入线116与 117可分别对应于用以产生第一启动脉冲STP与第二启动脉冲ENDP的第一与第二虚拟电路 /电路级。图2是依照本发明图1示出一种移位寄存器电路级的电路示意图。如图2所示， 每一电路级h包含输出端与第一至第四晶体管M1-M4。输出端用以输出扫描信号g(j)。第 一至第四晶体管M1-M4为场效薄膜晶体管或相似元件。
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第一晶体管Ml具有栅极、漏极与源极。栅极电性耦接于邻接的前一电路级^V1的 输出端，用以由前一电路级^v1的输出端取得输出扫描信号g(j-i)。漏极电性耦接于节点 BP。源极电性耦接于第一控制信号线111与第二控制信号线112的其中一个，用以由第一 控制信号线111或第二控制信号线112取得相应的控制信号Bil/Bi2。第二晶体管M2具有栅极、漏极与源极。栅极电性耦接于邻接的下一电路级^V1的 输出端，用以由下一电路级^V1的输出端取得输出扫描信号g(j+l)。漏极电性耦接于第一 晶体管Ml的漏极。源极电性耦接于第一晶体管Ml的源极。第三晶体管M3具有栅极、漏极与源极。栅极电性耦接于节点BP。漏极电性耦接于 第一时钟脉冲信号线113与第二时钟脉冲信号线114的其中一个，用以由第一时钟脉冲信 号线113或第二时钟脉冲信号线114取得相应的时钟脉冲信号CK/XCK。源极电性耦接于输 出端，用以输出电路级h的扫描信号g(j)。第四晶体管M4具有栅极、漏极与源极。漏极电性耦接于第三晶体管M3的源极。源 极电性耦接于参考信号线115，用以由参考信号线115取得参考电压VSS。对第一电路级S1而言，第一晶体管Ml的栅极电性耦接于第一启动脉冲输入线 116，用以由第一启动脉冲输入线116取得第一启动脉冲STP。对最后一电路级(例如第 N电路级Sn)而言，第二晶体管M2的栅极电性耦接于第二启动脉冲输入线117，用以由第二 启动脉冲输入线117取得第二启动脉冲ENDP。此外，每一电路级= 1,2,3,…，N)也包含去能电路，去能电路电性耦接于节 点BP、参考信号线115与第四晶体管的栅极M4之间。去能电路配置以相应于前述这些输入 脉冲操作性地产生一个或多个信号，以在反常的状态发生时，对移位寄存器进行去能。如图1所示，在一例示性的实施例中，第一电路级S1的第一晶体管Ml的源极与第 二电路级&的第一晶体管Ml的源极皆电性耦接于第一控制信号线111，用以由第一控制信 号线111取得第一控制信号Bil，而第三电路级&的第一晶体管Ml的源极与第四电路级、 的第一晶体管Ml的源极皆电性耦接于第二控制信号线112，用以由第二控制信号线112取 得第二控制信号Bi2。一般而言，每一组两个毗邻的电路级(例如电路级&与电路级Sk+1) 的第一晶体管Ml的源极皆电性耦接于第一控制信号线111与第二控制信号线112的其中 一个，用以由第一控制信号线111或第二控制信号线112取得相应的控制信号Bil/Bi2，而 每次一组两个毗邻的电路级(例如电路级Sm与电路级、3)的第一晶体管Ml的源极皆电 性耦接于第一控制信号线111与第二控制信号线112的其中另一个，用以由第一控制信号 线111或第二控制信号线112取得相应的控制信号Bil/Bi2，其中k= 1，5，9，…，(N-4)。第一电路级S1的第三晶体管M3的漏极电性耦接于第一时钟脉冲信号线113，用以 由第一时钟脉冲信号线取得第一时钟脉冲信号CK，而第二电路级&的第三晶体管M3的漏 极电性耦接于第二时钟脉冲信号线114，用以由第二时钟脉冲信号线取得第二时钟脉冲信 XCK。一般而言，当j为奇数时，电路级h的第三晶体管M3的漏极电性耦接于第一与第二 时钟脉冲信号线的其中一个，而当j为偶数时，电路级h的第三晶体管M3的漏极电性耦接 于第一与第二时钟脉冲信号线的其中另一个。移位寄存器100的操作流程请参照图1与图2中对电路级的描述，而移位寄存器 100的驱动波形(时钟脉冲图)如图3与图4所述。对上述移位寄存器的配置而言，脉冲的 前移或后移的方向可由相应的相位或介于第一控制信号Bil与第一时钟脉冲信号CK之间
10的时序所控制。在本例示性的实施例中，每一第一控制信号Bil、第二控制信号Bi2、第一时钟脉 冲信号CK以及第二时钟脉冲信号XCK具有一周期与一相位。第一控制信号Bil与第二控 制信号Bi2的周期(以Tb标示)相同，而第一控制信号Bil与第二控制信号Bi2的相位彼 此相反。此外，第一时钟脉冲信号CK与第二时钟脉冲信号XCK的周期(以T。标示)相同， 而第一时钟脉冲信号CK与第二时钟脉冲信号XCK的相位彼此相反。根据本发明一实施例， Tb = (2XBXT)而Tc= OXCXT)，其中T为扫描信号g(j)的脉冲宽度或启动脉冲STP/ ENDP，且B与C恒满足下列关系式B = 2XC，其中C = 1为佳。图3与图4(a)是依照本发明一实施例示出一种移位寄存器的输入与输出信号的 时序图，其操作于前移功能。首先，在(tl-to)的期间，启动脉冲STP具有高电平电压并提供给第一电路级S1W 第一晶体管Ml的栅极。此外，第一电路级S1的第一晶体管Ml开启时，其升压点BP由第一 控制信号Bil的高电平电压所充电，接着，开启第一电路级S1的第三晶体管M3。然而，第一 时钟脉冲信号CK在此期间内为低电平电压。因此，第一电路级S1的输出信号g(l)为低电 平电压，或无信号脉冲由第一电路级S1输出。在(t2_tl)的期间，由于存储在升压点BP的电压电平，第一电路级S1的第三晶体 管M3持续开启。因此，第一电路级S1的输出信号g(l)具有一脉冲，前述脉冲相应于第一时 钟脉冲信号CK的脉冲。于此同时，由第一电路级S1所输出的输出脉冲g(l)提供给第二电 路级&的第一晶体管Ml的栅极。于是，第二电路级&的第一晶体管Ml开启，其升压点BP 由第一控制信号Bil的高电平电压所充电，接着，开启第二电路级&的第三晶体管M3。然 而，第二时钟脉冲信号XCK在此期间内为低电平电压，因此，第二电路级&的输出信号g (2) 为低电平电压，或无信号脉冲由第二电路级&输出。在(t3_t2)的期间，由于存储在升压点BP的电压电平，第二电路级&的第三晶体 管M3持续开启。因此，第二电路级&的输出信号gO)具有一脉冲，前述脉冲相应于第二时 钟脉冲信号XCK的脉冲。于此同时，由第二电路级&所输出的输出脉冲g(2)提供给第三电 路级&的第一晶体管Ml的栅极。于是，第三电路级&的第一晶体管Ml开启，其升压点BP 由第二控制信号Bi2的高电平电压所充电，接着，开启第三电路级&的第三晶体管M3。然 而，第一时钟脉冲信号CK在此期间内为低电平电压。因此，第三电路级&的输出信号g(3) 为低电平电压，或无信号脉冲由第三电路级&输出。同样地，在(t4_t3)的期间，第三电路级&输出一信号g(3)，信号g(3)具有相应于 第一时钟脉冲信号CK的脉冲的脉冲；在(t5-t4)的期间，第四电路级、输出一信号W4)， 信号g(4)具有相应于第二时钟脉冲信号XCK的脉冲的脉冲，以此类推。每一输出脉冲(例 ^:g(l),g(2),g(3),g(4),……，以及g(N))依序向前移位一个时钟脉冲。除位于栅极脉 冲输出的期间之外，第四晶体管M4通过信号(信号是由去能电路所输出)开启，用以协助 维持g(N)在电压值VSS，电压值VSS可为第一时钟脉冲信号CK与第二时钟脉冲信号XCK的 低电压部分。在后移功能操作时，启动脉冲ENDP通过控制第一时钟脉冲信号CK、第二时钟脉冲 信号XCK、第一控制信号Bil以及第二控制信号Bi2来将第N电路级Sn移位至第一电路级 Si。图4(b)是依照本发明一实施例示出一种移位寄存器的信号的时序图，其操作于后移功能，其中信号的移位由例如第四电路级、的输出信号g(4)的脉冲启始，在t0至tl的期间， 第四电路级、的输出信号g(4)的脉冲具有高电平电压。当提供第四电路级、的输出信号 g(4)给第三电路级&的第二晶体管M2的栅极时，会在(tl-tO)的期间开启第三电路级& 的第二晶体管M2。因此，其升压点BP由第二控制信号Bi2的高电平电压充电，接着，开启 第三电路级&的第三晶体管M3。然而，第二时钟脉冲信号XCK在此期间内是位于低电平电 压，因此，在(tl-tO)的期间中，第三电路级&的输出信号gC3)是位于低电平电压，或无信 号脉冲由第三电路级&输出。在(t2_tl)的期间，由于存储在升压点BP的电压电平，第三电路级&的第三晶体 管M3持续开启。因此，第三电路级&的输出信号gC3)具有一脉冲，前述脉冲相应于第二时 钟脉冲信号XCK的脉冲。于此同时，由第三电路级&所输出的输出脉冲gC3)提供给第二 电路级&的第二晶体管M2的栅极。于是，第二电路级&的第二晶体管M2开启，升压点BP 由第一控制信号Bil的高电平电压所充电，接着，开启第二电路级&的第三晶体管M3。然 而，第一时钟脉冲信号CK在此期间内为低电平电压。因此，第二电路级&的输出信号g(2) 为低电平电压，或无信号脉冲由第二电路级&输出。同样地，在(t3_t2)的期间，第二电路级&输出一信号g(2)，信号g(2)具有相应于 第一时钟脉冲信号CK的脉冲的脉冲；在(t4-t3)的期间，第一电路级S1输出一信号g(l)， 信号g(l)具有相应于第二时钟脉冲信号XCK的脉冲的脉冲，以此类推。每一输出脉冲(例 ^:g(N),g(N-l),g(N-2),g(N-3),……，以及g(l))依序向后移位一时钟脉冲。图5是示出依照本发明另一实施方式的一种移位寄存器500示意图。移位寄存器 500包含第一阵列上整合栅极(gate-on-array，G0A)移位寄存器电路510与第二阵列上整 合栅极移位寄存器电路520，分别形成于显示面板的左侧与右侧，致使显示面板的像素矩阵 530位于第一阵列上整合栅极移位寄存器电路510与第二阵列上整合栅极移位寄存器电路 520之间。每一第一阵列上整合栅极移位寄存器电路510与第二阵列上整合栅极移位寄存 器电路520具有相同的配置，前述配置如同图1所述的移位寄存器100。然而，第一阵列上 整合栅极移位寄存器电路510的输出信号{g(j)_L}分别提供给像素矩阵530的多条奇数 行，而第二阵列上整合栅极移位寄存器电路520的输出信号{g(j)_R}分别提供给像素矩阵 530的多条偶数行。提供给第一阵列上整合栅极移位寄存器电路510的第一控制信号、第二控制信 号、第一时钟脉冲信号以及第二时钟脉冲信号分别以Bil_L、Bi2_L、CK_L以及XCK_L来表 示。提供给第二阵列上整合栅极移位寄存器电路520的第一控制信号、第二控制信号、第一 时钟脉冲信号以及第二时钟脉冲信号分别以Bil_R、Bi2_R、CK_R以及乂0(_1 来表示。每一 第一控制信号Bil_L/Bil_R、第二控制信号Bi2_L/Bi2_R、第一时钟脉冲信号CK_L/CK_R以 及第二时钟脉冲信号XCK_L/XCK_R皆为交流信号，并各自具有周期与相位，其中第一控制 信号Bil_L/Bil_R与第二控制信号Bi2_L/Bi2_R的周期相同，且第一控制信号Bil_L/Bil_ R与第二控制信号Bi2_L/Bi2_R的相位彼此相反，其中第一时钟脉冲信号CK_L/CK_R与第二 时钟脉冲信号XCK_L/XCK_R的周期相同，且第一时钟脉冲信号CK_L/CK_R与第二时钟脉冲 信号XCK_L/XCK_R的相位彼此相反。图6(a)与图6(b)是依照本发明图5示出一种移位寄存器500操作于前移功能与后移功能的信号时序图。首先，启动脉冲(Bil_L)开启左侧第一电路级的晶体管Ml并提供高电平电压给升 压点BP。在(t4-t2)期间，由于存储在升压点BP的电压电平，第一电路级S1Jj的晶体管Ml 持续开启，因此，第一电路级S1Jj的输出信号g(l)_L具有一脉冲，前述脉冲相应于第一时 钟脉冲信号CK_L的脉冲。同样地，第三电路级S3_L的输出信号g(3)_L具有一脉冲，前述脉 冲相应于第二时钟脉冲信号XCK_L的脉冲，以此类推。每一输出脉冲(例如^l)_L，g(3)_ L，g(5)_L，g(7)_L，……，以及g(2N-l)_L)依序向前移位一个时钟脉冲。在右侧启动脉冲 (Bil_R)具有一相位，前述相位较左侧(Bil_L)延迟了 π/4，因此，第二电路级S2_R的输出 信号g (2) _R具有一脉冲，前述脉冲由g (1) _L脉冲的中间点开始上升且由g (3) _L脉冲的中 间点开始下降，以此类推。每一输出脉冲(例如g(2)_R，gW_R，g(6)_R，g _R，……， 以及W2N)_R)依序再向前移位一个时钟脉冲。右侧电路级与左侧电路级的输出信号依序 接替地移位。在向后扫描模式中，启动脉冲提供给电路级stage的晶体管Ml。根据相同 的原则，输出信号通过交换信号Bil_L与Bil_R以及Bi2_L与Bi2_R来依序由
位至 g(l)_L。本发明公开一种移位寄存器，前述移位寄存器具有多个电路级，前述这些电路级 彼此电性串联耦接。每一电路级包含第一与第二薄膜晶体管。第一薄膜晶体管具有栅极、 漏极与源极，栅极电性耦接于邻接的前一电路级的输出端，漏极电性耦接于电路级升压点， 源极配置以取得第一与第二控制信号的其中一个。第二薄膜晶体管具有栅极、漏极与源极， 栅极电性耦接于邻接的下一电路级的输出端，漏极与源极分别电性耦接于第一晶体管的漏 极与源极。对前述的配置而言，电路级通过改变第一与第二控制信号的极性而操作于前移 模式或后移模式。因此，本发明实施例的移位寄存器不需额外的二对二双向控制电路，从而 减低功率消耗与制造成本。此外，由于本发明实施例的移位寄存器不需二对二双向控制电 路，所以不会在输入信号中产生电压降(前述电压降会造成移位寄存器的信号触发电平变 高)，是以前述移位寄存器的操作响应会更快，而使得前述移位寄存器更加可靠。虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何本领域技术人 员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当 视所附的权利要求所界定的范围为准。
权利要求
1.一种移位寄存器，包含(a)一第一控制线与一第二控制线，该第一控制线用以提供一第一控制信号，该第二控 制线用以提供一第二控制信号，其中每一该第一控制信号与该第二控制信号具有一周期与 一相位，该第一与该第二控制信号的所述多个周期相同且该第一与该第二控制信号的所述 多个相位彼此相反；以及(b)多个电路级，{S」}，j= 1,2,…，N，N为正整数，所述多个电路级。彼此电性串联 耦接，其中每一电路级1包含(i) 一第一晶体管，具有 一栅极，电性耦接于一邻接的前一电路级^V1 ； 一漏极，电性耦接于一节点；以及一源极，电性耦接于该第一控制信号线或该第二控制信号线，用以由该第一控制信号 线或该第二控制信号线取得一相应的控制信号；以及 ( ) 一第二晶体管，具有 一栅极，电性耦接于一邻接的下一电路级^v1 ； 一漏极，电性耦接于该第一晶体管的该漏极；以及 一源极，电性耦接于该第一晶体管的该源极。
2.如权利要求1所述的移位寄存器，其中该电路级h的该第一晶体管的源极以及该 下一电路级^V1的该第一晶体管的该源极均电性耦接于该第一与第二控制信号线的其中一 个，而该下二电路级^V2的该第一晶体管的该源极与该下三电路级的该第一晶体管的 该源极均电性耦接于该第一与该第二控制信号线的其中另一个。
3.如权利要求1所述的移位寄存器，还包含(a)一第一时钟脉冲信号线与一第二时钟脉冲信号线，该第一时钟脉冲信号线用以提 供一第一时钟脉冲信号，该第二时钟脉冲信号线用以提供一第二时钟脉冲信号，其中每一 该第一时钟脉冲信号与该第二时钟脉冲信号具有一周期与一相位，该第一与该第二时钟脉 冲信号的所述多个周期相同且该第一与该第二时钟脉冲信号的所述多个相位彼此相反；以 及(b)一参考线，用以提供一参考电压。
4.如权利要求3所述的移位寄存器，其中每一电路级h还包含一输出端，该输出端用 以输出一扫描信号，其中该第一晶体管的该栅极电性耦接于该邻接的前一电路级S”的输 出端，且该第二晶体管的该栅极电性耦接于该邻接的下一电路级^V1的输出端。
5.如权利要求4所述的移位寄存器，其中每一电路级h还包含一第三晶体管，该第三 晶体管具有一栅极，电性耦接于该节点；一漏极，电性耦接于该第一时钟脉冲信号线或该第二时钟脉冲信号线，用以由该第一 时钟脉冲信号线或该第二时钟脉冲信号线取得一相应的时钟脉冲信号；以及 一源极，电性耦接于该电路级h的该输出端。
6.如权利要求5所述的移位寄存器，其中当j为奇数时，该电路级Sj的该第三晶体管 的该漏极电性耦接于该第一或该第二时钟脉冲信号线的其中一个，而当j为偶数时，该电 路级h的该第三晶体管的该漏极电性耦接于该第一或该第二时钟脉冲信号线的其中另一个。
7.如权利要求5所述的移位寄存器，其中每一电路级h还包含一第四晶体管，该第四 晶体管具有一栅极；一漏极，电性耦接于第三晶体管的该源极；以及一源极，电性耦接于该参考线，用以由该参考线取得该参考电压。
8.如权利要求7所述的移位寄存器，其中每一电路级h还包含一去能电路，该去能电 路电性耦接于该节点和该第四晶体管的该栅极之间，用以对该电路级h的该输出端进行去 能。
9.如权利要求7所述的移位寄存器，其中每一该第一晶体管、该第二晶体管、该第三晶 体管以及该第四晶体管包含一场效应薄膜晶体管。
10.如权利要求3所述的移位寄存器，其中该第一与该第二控制信号的该周期为 OXBXT)，而该第一与该第二时钟脉冲信号的该周期为OXCXT)，其中T为该扫描信号 的一脉冲宽度，而B与C为满足下列关系式B = 2XC的常数。
11.如权利要求10所述的移位寄存器，其中该第一控制信号与该第一时钟脉冲信号具 有一相应的相位，该相应的相位控制一输入信号向前或向后移位。
12.—种移位寄存器，包含一第一移位寄存器电路与一第二移位寄存器电路，该第一 与该第二移位寄存器电路分别形成于一显示面板上的左侧与右侧，使得该显示面板的一像 素矩阵位于该第一与该第二移位寄存器电路之间，每一该第一与该第二移位寄存器电路包 含(a)一第一控制线与一第二控制线，该第一控制线用以提供一第一控制信号，该第二控 制线用以提供一第二控制信号，其中每一该第一控制信号与该第二控制信号具有一周期与 一相位，该第一与该第二控制信号的所述多个周期相同，该第一与该第二控制信号的所述 多个相位彼此相反；以及(b)多个电路级，{S」}，j= 1,2,…，N，N为正整数，所述多个电路级。彼此电性串联 耦接，其中每一电路级1包含(i) 一第一晶体管，具有 一栅极，电性耦接于一邻接的前一电路级^V1 ； 一漏极，电性耦接于一节点；以及一源极，电性耦接于该第一控制信号线或该第二控制信号线，用以由该第一控制信号 线或该第二控制信号线取得一相应的控制信号；以及 ( ) 一第二晶体管，具有 一栅极，电性耦接于一邻接的下一电路级^v1 ； 一漏极，电性耦接于该第一晶体管的该漏极；以及 一源极，电性耦接于该第一晶体管的该源极。
13.如权利要求12所述的移位寄存器，其中对每一该移位寄存器电路而言，该电路级 Sj的该第一晶体管的该源极以及该下一电路级^V1的该第一晶体管的该源极电性耦接于该 第一与该第二控制信号线的其中一个，而该下二电路级^V2的该第一晶体管的该源极与该 下三电路级^v3的该第一晶体管的该源极电性耦接于该第一与该第二控制信号线的其中另一个。
14.如权利要求12所述的移位寄存器，其中每一移位寄存器电路还包含(a)一第一时钟脉冲信号线与一第二时钟脉冲信号线，该第一时钟脉冲信号线用以提 供一第一时钟脉冲信号，该第二时钟脉冲信号线用以提供一第二时钟脉冲信号，其中每一 该第一时钟脉冲信号与该第二时钟脉冲信号具有一周期与一相位，该第一与该第二时钟脉 冲信号的所述多个周期相同且该第一与该第二时钟脉冲信号的所述多个相位彼此相反；以 及(b)一参考线，用以提供一参考电压。
15.如权利要求14所述的移位寄存器，其中对每一该第一与该第二移位寄存器电路而 言，每一电路级1还包含一输出端，该输出端用以输出一扫描信号，其中该第一晶体管的该 栅极电性耦接于该邻接的前一电路级h-i的输出端，且该第二晶体管的该栅极电性耦接于 该邻接的下一电路级^V1的输出端。
16.如权利要求15所述的移位寄存器，其中对每一该第一与该第二移位寄存器电路而 言，每一电路级h还包含一第三晶体管，具有一栅极，电性耦接于该节点；一漏极，电性耦接于该第一时钟脉冲信号线或该第二时钟脉冲信号线，用以由该第一 时钟脉冲信号线或该第二时钟脉冲信号线取得一相应的时钟脉冲信号；以及一源极，电性耦接于该电路级Sj的该输出端。
17.如权利要求15所述的移位寄存器，其中对每一该第一与该第二移位寄存器电路而 言，当j为奇数时，该电路级h的该第三晶体管的该漏极电性耦接于该第一与该第二时钟 脉冲信号线的其中一个，而当j为偶数时，该电路级Sj的该第三晶体管的该漏极电性耦接 于该第一与该第二时钟脉冲信号线的其中另一个。
18.如权利要求15所述的移位寄存器，其中对每一该第一与该第二移位寄存器电路而 言，每一电路级Sj还包含一第四晶体管，该第四晶体管具有一栅极；一漏极，电性耦接于该第三晶体管的该源极；以及一源极，电性耦接于该参考线，用以由该参考线取得该参考电压。
19.如权利要求18所述的移位寄存器，其中对每一该第一与该第二移位寄存器电路而 言，每一电路级1还包含一去能电路，该去能电路电性耦接于该节点和该第四晶体管的该 栅极之间，用以对该电路级h的该输出端进行去能。
20.如权利要求18所述的移位寄存器，其中对每一该第一与该第二移位寄存器电路而 言，每一该第一晶体管、该第二晶体管、该第三晶体管以及该第四晶体管包含一场效应薄膜 晶体管。
21.如权利要求15所述的移位寄存器，其中由该第一移位寄存器电路依序输出的所述 多个扫描信号分别提供予该像素矩阵的所述多个奇数行，而由该第二移位寄存器电路依序 输出的所述多个扫描信号分别提供予该像素矩阵的所述多个偶数行，或由该第一移位寄存 器电路依序输出的所述多个扫描信号分别提供予该像素矩阵的所述多个偶数行，而由该第 二移位寄存器电路依序输出的所述多个扫描信号分别提供予该像素矩阵的所述多个奇数 行。
22.如权利要求14所述的移位寄存器，其中该第一与该第二控制信号的该周期为 OXBXT)，而该第一与该第二时钟脉冲信号的该周期为OXCXT)，其中T为该扫描信号 的脉冲宽度，而B与C则为满足下列关系式B = 2XC的常数。
23.如权利要求22所述的移位寄存器，其中该第一控制信号、该第二控制信号、该第一 时钟脉冲信号以及该第二时钟脉冲信号具有一相应的相位，该相应的相位控制一输入信号 向前或向后移位。
全文摘要
本发明公开一种移位寄存器，其具有多个电路级彼此电性串联耦接。每一电路级包含第一与第二薄膜晶体管。第一薄膜晶体管具有栅极、漏极与源极，栅极电性耦接于邻接的前一电路级的输出端，漏极电性耦接于电路级的升压点，源极配置以取得第一与第二控制信号的其中一个。第二薄膜晶体管具有栅极、漏极与源极，栅极电性耦接于邻接的下一电路级的输出端，漏极与源极分别电性耦接于第一晶体管的漏极与源极。本发明实施例的移位寄存器不需额外的二对二双向控制电路，从而减低功率消耗与制造成本。
文档编号G09G3/20GK102087827SQ20111006498
公开日2011年6月8日 申请日期2011年3月15日 优先权日2010年5月11日
发明者刘圣超, 林敬桓, 石志鸿, 黄冠群 申请人:友达光电股份有限公司