驱动器、n位驱动器系统与运算放大器缓冲器的制作方法

专利名称：驱动器、n位驱动器系统与运算放大器缓冲器的制作方法
技术领域：
此申请案非临时申请案，且主张2010年5月14日申请且具有相同名称的美国临时专利申请案编号第61/334，6 的优先权，在此将其全部并入本申请案作为参考。本发明是有关于液晶显示器驱动器，且特别是使用数字模拟转换器的液晶显示器驱动器。
背景技术：
现今的高级电子产品，如高分辨率电视，对电子科技有愈来愈高的要求。例如，顾客要求能以愈来愈自然的色彩来呈现影像的高分辨率电视显示系统。驱动液晶显示器的像素阵列的一般液晶显示器驱动器，使用数字模拟转换器来将代表电压准位的数字码转换至对应的模拟输出。例如，可使用4个位来将16个二进制数表示成代表数字模拟转换器的输出电压。实际的模拟输出电压Vout是和一输入二进制数成比例，且表示成此二进制数字的倍数。当数字模拟转换器的参考电压Vref为常数时，此输出电压Vout只有一离散值，例如16个可能的电压准位之一，因此数字模拟转换器的输出并非真正为一个模拟值。然而， 通过增加输入数据的位数量，可增加可能输出值的数量。输出范围中较大量的可能输出值会减少数字模拟转换器输出值间的差异。很明显的是，当数字模拟转换器输入包含相对大量的位数时，此数字模拟转换器提供相对高分辨率的输出。然而，此数字模拟转换器所消耗的电路面积和分辨率成正比。仅增加一位会使数字模拟转换器中的译码器的面积加倍。举例来说，假设此输入数据在传统R型(电阻串)数字模拟转换器中是8位。在此例中，数字模拟转换器配置有256个电阻、256条信号线与一个256x1译码器。使用此标准结构来制造一个10位数字模拟转换器将需要IOM个电阻、1024条信号线和一个IOMxl 译码器。因此，此数字模拟转换器将消耗比一个可比较的8位数字模拟转换器多4倍的晶粒或晶片面积。其它问题亦存在于传统的数字模拟转换器中。例如，传统的数字模拟转换器通常使用运算放大器(OP-AMP)，来执行抽样保持电路(sample and hold circuit)。不幸地是， 当调节运算放大器的正向(non-inverting)输入端的电压准位时，此运算放大器的输入端的寄生电容在此数字模拟转换器的输出上有一不受欢迎的效应，称为偏移(off-set)。此外，每个运算放大器输入一般均配置有金属氧化物半导体(MOQ差动对。当输入电压接近金属氧化物半导体差动对的临界电压(Vth)时，均方根偏移会变成不在规格内。金成康(Jin-Seong Kang)等人已在2007年12月的固态电路(Solid-State Circuits) IEEE期刊的第12号第42册的「使用于空间光调节器的3位嵌入式运算放大器的 10^§gsJ]^|IC(10-bits Driver IC Using 3-bit DAC Embedded Operational Amplifier for Spatial Optical Modulators (SOMs))」中提出，运算放大器电路中的数字模拟转换器的嵌入式部分，借以节省较高分辨率(例如，10位)的面积。然而，使用此架构，随着分辨率增加，数字模拟转换器呈线性恶化。
因此，需要一个具有改善线性和偏移补偿的新颖数字模拟转换器结构。

发明内容
本发明的一目的就是在提供一种驱动器、η位驱动器系统与运算放大器缓冲器，可有效改善线性，并补偿偏移。一种驱动器，包含数字模拟转换器，具有数字输入和模拟输出，其中数字输入代表介于第一模拟电压准位和第二模拟电压准位之间的输入电压。运算放大器具有输出、第一输入与第二输入。第一输入具有第一晶体管差动输入对，第一晶体管差动输入对包含第一 NMOS晶体管和第一 PMOS晶体管。而第二输入具有第二晶体管差动输入对，第二晶体管差动输入对包含第二 NMOS晶体管晶体和第二 PMOS晶体管，以及开关逻辑，用以减少运算放大器中的偏移，可操作开关逻辑以选择性地将第一NMOS晶体管与第一PMOS晶体管耦合至数字模拟转换器的模拟输出，以及将第二 NMOS晶体管与第二 PMOS晶体管耦合至运算放大器的输出，当输入电压介于低参考电压和高参考电压之间时。将第一 PMOS晶体管与第二 PMOS 晶体管耦合至中介电压，以及将第一 NMOS晶体管耦合至数字模拟转换器的模拟输出，并将第二 NMOS晶体管耦合至运算放大器的输出，当输入电压高于高参考电压时。一种η位驱动器系统，其特征在于响应于代表目标电压的η位输入码，此η位输入码具有χ个最高有效位与y个最低有效位，其中η > 1，χ > 0，y > 0且χ加y等于η。η位驱动器系统包含第一数字模拟转换器与第二数字模拟转换器，其中第一数字模拟转换器响应于一输入码，此输入码包含χ个最高有效位，以提供第一数字模拟转换器输出电压与第二数字模拟转换器输出电压。而第二数字模拟转换器包含y位译码器、运算放大器与偏压组件，其中y位译码器接收输入码并提供2y个输出，输入码包含y个最低有效位、第一数字模拟转换器输出电压和第二数字模拟转换器输出电压，根据传给y位译码器的输入码，将每一输出分别设定为第一输出电压或第二输出电压。运算放大器具有正输入端、负输入端与运算放大器输出，其中正输入端包含对应至y位译码器的输出的第一晶体管差动输入对群组，负输入端包含第二晶体管差动输入对群组，每一第一晶体管差动输入对群组和第二晶体管差动输入对群组包含2y个晶体管差动输入对，每一晶体管差动输入对包含一 NMOS晶体管和一 PMOS晶体管。运算放大器还包含输出电路，输出电路耦合至第一晶体管差动输入对群组和第二晶体管差动输入对群组，且具有一输出对应至运算放大器输出。而偏压组件用以偏压运算放大器的正输入端与负输入端，以减少运算放大器中的偏移。当目标电压介于低参考电压和高参考电压之间时，将第一晶体管差动输入对群组的NMOS晶体管与PMOS 晶体管耦合至译码器的输出，并将第二晶体管差动输入对群组的NMOS晶体管与PMOS晶体管耦合至运算放大器输出。当目标电压低于低参考电压时，开启第一晶体管差动输入对群组和第二晶体管差动输入对群组的NMOS晶体管，并将第一晶体管差动输入对群组的PMOS 晶体管耦合至译码器的输出，且将第二晶体管差动输入对群组的PMOS晶体管耦合至运算放大器输出。当目标电压高于高参考电压时，开启第一晶体管差动输入对群组和第二晶体管差动输入对群组的PMOS晶体管，并将第一晶体管差动输入对群组的NMOS晶体管耦合至译码器的输出，且将第二晶体管差动输入对群组的NMOS晶体管耦合至运算放大器输出。在其它实施例中，提供具有嵌入式数字模拟转换器的运算放大器缓冲器。此结构包含一译码器，此译码器具有用以接收第一电压和第二电压的输入与η位输入码，译码器具有2n个输出，根据η位输入码，译码器的每一输出是分别地设定为第一电压或第二电压。 第一运算放大器输入耦合至译码器，第一运算放大器输入包含第一晶体管差动输入对群组，第一晶体管差动输入对群组中的晶体管差动输入对的每一者是耦合至译码器的输出中的各自的一者。第二运算放大器输入是耦合至运算放大器的输出，第二运算放大器输入包含第二晶体管差动输入对群组，第二晶体管差动输入对群组中的晶体管差动输入对的每一者是耦合至运算放大器的输出。其中第一晶体管差动输入对群组和第二晶体管差动输入对群组均包含至少一第一晶体管差动输入对子群组和一第二晶体管差动输入对子群组，第一晶体管差动输入对子群组包含根据第一尺寸参数制造的至少一晶体管差动输入对，而第二晶体管差动输入对子群组包含根据第二尺寸参数制造的至少一晶体管差动输入对，第二尺寸参数不同于第一尺寸参数。以及输出电路，具有输入与输出，输出电路的输入耦合至第一晶体管差动输入对群组与第二晶体管差动输入对群组，而输出电路的输出对应至运算放大器的输出。 本发明的以上所述及其它特征将可从以下结合所附附图所提供的本发明的较佳实施例的详细说明，而获得更佳的了解。


所附的附图是绘示本发明的较佳实施例与此揭露有关的其它信息，其中图1是绘示具有嵌入式3位的数字模拟转换器运算放大器的10位驱动器结构；图2是更详细绘示图1的驱动器的运算放大器结构；图3是一表格，其绘示出图1的驱动器的操作；图4是绘示具有正向输入端和反向输入端的运算放大器，正向输入端和反向输入端均由一晶体管差动输入对所形成；图5Α至图5C是绘示一种运算放大器的输入的选择性偏压架构的实施例，此选择性偏压架构用以减少均方根偏移；图6是一曲线图，其绘示均方根偏移规格、和具有与没有均方根偏移补偿的电路的均方根偏移；图7是绘示一种减少均方根偏的方法的实施例；图8是绘示具有分段结构的运算放大器，用以改善线性；图9是模拟结果的曲线图，其绘示使用图8的架构在线性上的改善；以及图10绘示依照本发明的一实施例的一种8位驱动器系统，此系统使用偏移消除和线性改善技术。主要组件符号说明15 数字模拟转换器20 3位译码器30 输入阶段100 运算放大器110:输入120:输入200 步骤
25 运算放大器 35 输出阶段 105 输入阶段 115:输出阶段 130 输出 210 步骤
220步骤230步骤
240步骤250步骤
260步骤300缓冲器
310输出电路4008位架构
410数字模拟转换器420译码器
430晶体管差动输入对430a:晶体管对430c:晶体管对432a:晶体管对432c:晶体管对440a 逻辑区域440c 逻辑区域450:比较电路/逻辑VH:相邻电压准位VF:输出电压Pl/Nl :PM0S/W0S 对P2/N2 :PM0S/NM0S 对
具体实施例方式例示性实施例中的叙述应连同附加的附图一起阅读，这些附加的附图应考虑为整体说明的一部份。关于电性连接、耦合及诸如此类的用语，例如“连接(connected)”和“互连(interconnected) ”，是指数个结构彼此以直接或间接地透过中介结构的方式连接的关系，除非另有特别的叙述。图1是如康等人(Kang et al.)所描述且由此转载(imprint)的10位驱动器的图式，在此将其全部并入本申请案作为参考。为了减少10位驱动器所消耗的晶粒面积，将此驱动器所要求的10位数字模拟转换器分割成介于传统的7位电阻串数字模拟转换器15 和单位增益缓冲器(unity-gain buffer)之间，其中此单位增益缓冲器具有由3位线性数字模拟转换器架构而成的运算放大器25。此7位电阻串数字模拟转换器15使用10位码中的7个最高有效位，以选择2个相邻电压准位(VH和VL)，且此具有3位嵌入式数字模拟转换器的单位增益缓冲器切割此7位数字模拟转换器15的2个相邻电压输出的电压范围至 8个电压准位。3位译码器20使用此10位码的3个最低有效位，以提供输入至嵌入式数字模拟转换器。根据康等人所述，10位数字模拟转换器的整体尺寸仅为译码器基础的8位电阻串数字模拟转换器的60%。图2，是转载自康等人，其绘示运算放大器25的整体示意图，运算放大器25在其输入阶段30中包含了 3位数字模拟转换器和一些开关，用以减少偏移电压。此运算放大器 25亦包含一输出阶段35。VH和VL是由7位电阻串数字模拟转换器15 (图1)中选出。图 3中的表格绘示根据VH和VL的组合的输出电压VF与提供给3-to-8译码器20的3位数据信号。此输出电压范围可介于VL和(VL+7VH)/8之间且平均地分成8个层级。因此，此输出缓冲器做为3位线性的数字模拟转换器。提供许多不同的开关来变更每个架构(frame)
430b晶体管对430d晶体管对432b晶体管对432d晶体管对440b逻辑区域440d逻辑区域
VL 相邻电压准位中的偏移电压的极性。根据康等人所述，此项偏移消除技术十分适合用于空间光调节器驱动器IC，因为此空间光调节器装置投射相同的影像二次，且此偏移可通过将偏移电压的极性反相来予以暂时的平均。这些开关是以2种相位操作，其表示为图2的相位1和相位2。 在相位1中，在实线内的开关是开启。在相位2，在虚线内的开关是开启。图1-3所绘示的驱动器架构仍有许多缺陷。例如，当输入范围横跨可能输入的全部范围时，此驱动器架构有明显的均方根偏移。此外，在较高分辨率时，此嵌入式数字至类位转换器呈线性恶化。在实施例中，此处描述一种改善的驱动器架构，用以分别地或一起解决这些缺陷。在本发明的特定实施例中，当可应用在液晶显示器驱动器中时，可控制形成运算放大器缓冲器的正输入端和负输入端的金属氧化物半导体(M0Q差动输入对的偏压条件， 借以减少运算放大器缓冲器中的均方根偏移。此方法将结合图4至图7进行解释。图4为传统的运算放大器100的电路图，此运算放大器100具有一输入电路或阶段105和一输出电路或阶段115。此运算放大器电路和其操作为此领域所熟知，此处不需再多加描述。此运算放大器在输入阶段105具有一个正输入110(标为INP)和一个负输入 120(标为INN)，且在输出阶段115具有一个输出130。值得特别注意的是，输入110和输入120均包含由一个PMOS晶体管和一个NMOS晶体管所组成的晶体管差动输入对。亦即， 输入110具有PM0S/NM0S对P1/N1，此PM0S/NM0S对Pl/m具有耦合至INP节点的栅极，且输入120具有PM0S/NM0S对P2/N2，此PM0S/NM0S对P2/N2具有耦合至INN节点的栅极。均方根偏移是定义为高电压偏移(VHigh Offset)减掉低电压偏移(Vlow Offset)。例如，如果目标高电压是17V，且运算放大器提供17. 5V，则高电压偏移为0. 5V。 将液晶显示器驱动器中的偏移维持为一最小值以避免色彩失真是重要的。图6是一曲线图，其绘示在不同输入电压时，运算放大器的均方根偏移。图6的曲线图绘示目标规格，其容许电压范围的极端具有更多的均方根偏移。例如，低电压，例如 OV至1. IV，可容许的均方根偏移，高于中间范围电压，例如始于约1. IV，可容许的均方根偏移。图6亦绘示当未采用任何偏移补偿时，图4的运算放大器的均方根偏移。如图6所示， 此电路的均方根偏移是低电压，例如从约0. 8V至1. 5V，的输出规格。请转而参照图5A至图5C，其绘示一种均方根偏移补偿的新方法。如图5A至图5C 的每一图所示，运算放大器有负输入和正输入。如以上所述，由于每一输入包含一 NMOS/ PMOS对，因此正输入和负输入是均绘示为皆具有NMOS输入和PMOS输入。亦即，“η”代表给定输入的NMOS晶体管的栅极端，而“P”代表给定输入的PMOS晶体管的栅极端。在绘示例子中，假设电压输入范围由OV至18V。因此，共模电压Vcm是9V。此运算放大器的输出是回馈至运算放大器的负输入。此输入电压是耦合至运算放大器的正输入。如以下的更详细描述，通过选择性的偏压形成运算放大器输入的NM0S/PM0S对的NMOS晶体管和PMOS晶体管，来提供自偏移补偿。请转而参照图5Α，图5Α绘示当输入电压是低，例如约OV至2V，时的偏压条件。当输入电压是位于此低范围中时，仅PMOS输入晶体管耦合至其传统输入。亦即，此运算放大器负输入的PMOS晶体管是耦合至运算放大器输出，且此运算放大器正输入的PMOS晶体管是耦合至输入电压。不像传统的偏压架构，例如图4，其给定输入的NM0S/PM0S晶体管总是一起偏压，这些输入的NMOS晶体管是以Vcm(例如9V)来予以偏压。在传统的偏压架构下，其给定输入的NM0S/PM0S晶体管对是一起偏压，当输入电压接近差动输入对临界电压 Vth(NMOS)，其中NMOS晶体管将关闭(或弱开启)，此均方根偏移可为不在规格内的。图5A 的方法在输入电压的低范围时，将差动输入对的NMOS晶体管全“开启”，否则若当这些NMOS 晶体管耦合至输入电压时，NMOS晶体管将关闭(或非常弱“开启”)，如此这些NMOS晶体管可有助于抵消均方根偏移补偿。请转而参照图5B，其绘示当输入偏压是从约2V至16V时，亦即那些未位于输入电压范围的低端和高端的电压，的偏压架构。对于这些输入电压，运算放大器是以传统方式加以偏压。亦即，负输入的NMOS晶体管和PMOS晶体管是皆耦合至运算放大器的输出，且正输入的NMOS晶体管和PMOS晶体管皆耦合至输入电压。请转而参照图5C，其绘示输入电压位于输入电压范围，例如从约16V至18V，的高端时的偏压架构。当输入电压位于此高范围内时，仅NMOS输入晶体管是耦合至传统输入。 亦即，运算放大器负输入的NMOS晶体管是耦合至运算放大器输出，且运算放大器正输入的 NMOS晶体管是耦合至输入电压。然而，输入的PMOS晶体管是以Vcm(例如9V)加以偏压。 图5C的方法确保PMOS晶体管在输入电压范围的高端时，处于全开状态[否则在传统架构中，晶体管为关闭状态(或非常弱开启状态)]，所以这些PMOS晶体管可有助于抵消均方根偏移补偿。由结构的观点来看，此改善仅需增加4个开关来容许运算放大器输入端的NMOS晶体管和PMOS晶体管的分别偏压，当然假设每一输入只有一对晶体管差动输入对。偏压架构的结果可由图6所示的模拟结果看出。如可由图6得知，通过偏压使用输入电压范围的低端和高端的改善的偏压结构的运算放大器输入的晶体管，此均方根偏移是显著地减少。特别是，对于所有在例示的输入电压范围中的电压，此均方根偏移是低于3mv。图7是绘示一种偏压运算放大器的输入端的输入晶体管，以减少均方根偏移的方法。在步骤200中，接收一数字输入。可使用此数字输入来决定输入电压将位于输入电压范围的高端、低端或介于中间。例如，在10位分辨率的驱动器(resolution driver)中，若此数字输入是由0000000000至0001110000，则输入电压是位于输入范围的低端，而若数字输入是由1110001111至1111111111，则输入电压是位于输入电压的高端。在步骤210中， 决定逻辑决定输入电压是否小于预订低参考电压值(例如，位于运算放大器输入端的NMOS 晶体管的临界电压或附近)。举例来说，对于一个高电压装置，若临界电压范围是约1. 6V至 1.8V，此预定的低参考电压范围可设定为约2V。在此步骤不需要做一个模拟电压比较。如以上所述，输入电压准位可由数字输入码(步骤200)决定，且可和一些数字临界码做比对 (在步骤210中的“IL”)。在数字电路中，可使用简单比较器/减法器结构来做比较和计算。在步骤220中，若将输入电压决定为位于输入电压范围的低端，则以传统方式偏压输入的PMOS晶体管，且将NMOS晶体管连接至Vcm(图5A)。在步骤230中，决定输入电压是否位于输入电压范围的高端，特别是此电压是否高于预订高参考电压的值(例如PMOS晶体管的VDD-Vth)，或VDD减掉一个略大于Vth (PMOS)的值，例如2V。若输入电压高于预定高参考电压的值，则步骤MO中，以传统方式偏压运算放大器输入的NMOS晶体管，且将PMOS晶体管连接至Vcm (图5C)。在步骤250中，假设尚未决定此输入电压是低于预定低参考电压或高于预定高参考电压，则使用运算放大器的NM0S/PM0S晶体管的正常偏压条件(图5B)。 最后，在步骤沈0中，接收下一个数字输入，并重新开始此程序。
如以上所述，将此数字模拟转换器架构分割成2个数字模拟转换器，可大幅减少驱动器架构的尺寸，其中一个做为传统的电阻树数字模拟转换器，而另一个做为运算放大器缓冲器内的嵌入式数字模拟转换器，如图1和图2所示。然而，康等人的方法将嵌入式数字模拟转换器中的所有输入晶体管制作成相同尺寸。这样会在输入电压中造成线性问题。图8是绘示一种具有嵌入式3位数字模拟转换器的运算放大器缓冲器300的替代实施例。此缓冲器300包含输出电路310，此输出电路310可为传统设计，如图4所示的输出电路115。此运算放大器缓冲器300的正(+)输入是绘示于图3的左侧，而此运算放大器缓冲器300的负㈠输入端是绘示于图3的右侧。此正输入包含8个NM0S/PM0S晶体管对，此8 对NM0S/PM0S晶体管对具有耦合至如结合图2所描述的3位译码器20的模拟输出信号Dtl 至D7的栅极端。如以上所述，根据3位译码器所接收的3位码，每一输出信号Dtl至D7是设定为VH或VL。同样地，此负输入包含8个NM0S/PM0S晶体管对，此8对NM0S/PM0S晶体管对具有耦合至运算放大器的输出节点的栅极端。亦即，运算放大器的输出是回馈至负输入。 为了运算放大器匹配，正(+)输入和负(_)输入在数量上应该相同，以最小化偏移。所以当正(+)输入具有8个差动输入对，以将3位数字模拟转换器嵌入时运算放大器，负(_)输入亦应包含8个差动输入对，以达到匹配的目的与减少偏移。值得特别注意的是，不同于图2所绘示的运算放大器缓冲器，将正输入和负输入的NM0S/PM0S晶体管对分段成具有尺寸的数个子群组，校准这些尺寸以最小化运算放大器缓冲器300的微分非线性(DNL)与积分非线性(INL)。举例来说，如图8所示，将这些NMOS/ PMOS晶体管对分割成二个部分。亦即，这些NM0S/PM0S输入晶体管对的第一群组的每一正输入和负输入是依第一尺寸参数(群组/部分A)来制造，而这些NM0S/PM0S晶体管对的第二群组的每一正输入和负输入是依第二尺寸参数(群组/部分B)来制作。若这些晶体管是分割为2个部分，则每一个输入的4对NM0S/PM0S晶体管输入对是依相同尺寸制造，且此输入的其余4对NM0S/PM0S晶体管输入对是依相同尺寸制造。若这些晶体管是分成4个部分，则将每一个输入的此八对NM0S/PM0S晶体管对分割为4个尺寸群组的NM0S/PM0S晶体管对(每一群组2对)。在一实施例中，可依尺寸将这些晶体管分割为8个部分，每一群组一个晶体管对。当然，应该理解的是，若此嵌入式数字模拟转换器为4位数字模拟转换器， 则每一个输入将会有16对NM0S/PM0S晶体管输入对，其可依尺寸分割为2、4、8或16个部分。举例来说，假设晶体管差动输入对是分割为2个部分。有关于图2的设计，其所有的差动输入对有相同尺寸，在图8的设计中，群组A中的晶体管将会有比图2的单一尺寸晶体管较小的尺寸(例如约小3% )，而群组B中的晶体管将会有比图2的单一尺寸晶体管较大的尺寸(例如约大3% )。在例示实施例中，在不同部分中的晶体管宽度可不相同。康等人的架构(图2)使用极性更改方法论，以改善效能，但是没有明确地解决线性问题。康等人记述其图2的电路架构测量到的积分非线性和微分非线性是小于13个最低有效位(LSB)。LSB意味着“最低有效位”，且为非线性的测量单位。然而，这些线性数字是良好的，因为康等人仅测量，当此数字模拟转换器运算放大器输出范围是未接近于接地电压(例如0. IV左右)或接近于高电源供应电压(例如VDD至0. IV)时的积分非线性与微分非线性。执行模拟来展示使用图2所示的设计，其所有输入晶体管具有相同尺寸，嵌入式2位数字模拟转换器架构的积分非线性与微分非线性在输入范围的较高端与较低端分别为0. 238最低有效位和0. 349最低有效位。当将较高位次序(order)数字模拟转换器 (Embedding higher bit order DAC)嵌入康等人架构的运算放大器中，此非线性递减。若此架构是应用于3位数字模拟转换器架构中，最糟状况下的微分非线性与积分非线性分别明显增加至约0. 522最低有效位和1. 145最低有效位。此非线性的程度将显著降低数字模拟转换器的效能。相反地，模拟已显示，分段的数字模拟转换器架构可改善积分非线性，即使当数字模拟转换器运算放大器输出电压是于接地的0. IV或VDD范围内。具有如图8所示的3位嵌入式数字模拟转换器的10位架构的设计，其具有仅0. 061最低有效位的积分非线性典型案例、和仅0. 365最低有效位的积分非线性最差案例，这样代表改善了图2设计的积分非线性最差案例的约68%。应理解的是，晶体管在不同晶体管部分中的最佳化尺寸，可通过计算、模拟、试误法或这些技术的组合来决定。如以上讨论，使用模拟来证实源自于尺寸技术而在线性上所获得的改善。显示改善的积分非线性的一种模拟的曲线图绘示于图9中。在图9中的负号图解出将群组A晶体管的尺寸制作的较小一些，以补偿线性，而正号是图解出将群组B晶体管的尺寸制作的较大一些，以补偿线性。图10是绘示在单一 8位架构中，合并用以偏移消除的选择性偏压技术(图5A至图5C)与改善的线性(图8)的分段的尺寸架构。应理解的是，8位架构仅是绘示来供举例说明的目的，且在此领域中具有通常知识者将可基于此处所提供的说明，来将此8位架构更改成10位或较高阶层架构。如图10所示，8位架构400有6位数字模拟转换器410，此6位数字模拟转换器410 具有耦合至2位译码器420的VH输出和VL输出。此数字模拟转换器410是亦绘示为共模电压Vcm的源极，虽然应理解的是，此并非是一个必要条件，且Vcm可由其它源极提供。传统上，此译码器420接收一 8位输入码的2个最低有效位，并提供4个模拟输出数据组件Dtl 至D4,且根据此输入码，模拟输出数据组件Dtl至D4不是VH就是VL。此译码器420是亦绘示作为提供一或多个控制信号CNTL，其表示输入电压低于预定临界电压[例如Vth(NMOS)]、 高于预定临界电压[例如Vdd-Vth (PMOS)]或介于临界电压之间。此控制信号CNTL用以决定适当的偏压，如上述结合图5A、图5B、图5C和图7所做的描述。此2位译码器420使用 8位数据信号IL和IH来提供信号CNTL。替代地，可提供一独立的比较电路450，以产生控制信号CNTL，而不是在译码器中建立比较功能。为了简化附图，图10未绘示运算放大器的输出电路部分、或晶体管差动输入对至此类区域的连结，但应理解的是，此类连结将可根据此处制造的运算放大器的其它图例加以制造，如在图4中所示的运算放大器。嵌入式2位数字模拟转换器包含形成运算放大器的正(+)输入的4个差动晶体管对430a至430d、和形成运算放大器的负(-)输入的4个差动晶体管对43 至432d。如以上所述，形成负输入的晶体管差动对432的栅极是耦合至回馈输出V0UT，虽然在所例示的实施例中的晶体管是经由逻辑450而耦合。逻辑450执行以上所讨论的功能，以选择性地(i)在正常操作期间，将晶体管差动对432的NM0S/PM0S 晶体管一起偏压至VOUT ;(ii)当输入电压低于低预定电压，将PMOS晶体管偏压至V0UT，且将NMOS晶体管偏压至共模电压Vcm;以及(iii)当输入电压高于高预定电压，将NMOS晶体管偏压至V0UT，且将PMOS晶体管偏压至Vcm。此逻辑450区域可为简单的切换电路，响应于一个或更多的控制信号CNTL，以选择性的将VOUT或Vcm切换至晶体管差动输入对432的 NMOS晶体管和PMOS晶体管的栅极。形成运算放大器的正(+)输入的4对晶体管差动对430a至430d的晶体管是由对应的逻辑区域440a至440d加以偏压。以输入对的模拟输出(即D。、D1、D2或D3,其根据给译码器420的2位输入码而为VH或VL)或在控制信号CNTL的控制状态下的电压Vcm，选择性地偏压晶体管差动对430的栅极。更特别的是，逻辑区域440执行以上所讨论的功能，以选择性地(i)在正常操作期间，将给定的晶体管差动对430的NM0S/PM0S晶体管一起偏压至Dx ； ( )当输入电压低于低预定电压时，将PMOS晶体管偏压至Dx，且将NMOS晶体管偏压至共模电压Vcm;以及(iii)当输入电压高于高预定电压时，将NMOS晶体管偏压至Dx，且将 PMOS晶体管偏压至Vcm。每一逻辑区域440可做为响应至一个或更多的控制信号CNTL的一简单切换电路，以选择性将Dx或VCOM切换至各个输入的晶体管差动对430的NMOS晶体管和PMOS晶体管的栅极。此偏置架构有助于减少均方根偏移。亦如图10所示，此架构采用以上讨论的分段原则来改善运算放大器的线性。举例来说，输入对430和输入对432可依尺寸切割为2个或更多部分。例如，晶体管对430a、 430b、43h和432b可有尺寸A的晶体管(例如具有第一寛度的晶体管)，而晶体管对430c、 430d、432c和432d可有尺寸B的晶体管(具有不同于第一宽度的第二宽度的晶体管)。虽然本发明已以例示实施例的方式加以描述，然其并未受限于此。更确切的说，所附权利要求书应予以广泛的解释，以包含熟悉此技艺者在不脱离本发明的均等物的范围与范畴下所做的本发明的其它变形与实施例。
权利要求
1.一种驱动器，其特征在于，包含一数字模拟转换器，具有一数字输入和一模拟输出，其中该数字输入代表介于一第一模拟电压准位和一第二模拟电压准位之间的一输入电压；一运算放大器，具有一输出、一第一输入与一第二输入，该第一输入具有一第一晶体管差动输入对，该第一晶体管差动输入对包含一第一 NMOS晶体管和一第一 PMOS晶体管，而该第二输入具有一第二晶体管差动输入对，该第二晶体管差动输入对包含一第二 NMOS晶体管和一第二 PMOS晶体管；一开关逻辑，用以减少该运算放大器中的偏移，可操作该开关逻辑以选择性地 将该第一 NMOS晶体管与该第一 PMOS晶体管耦合至该数字模拟转换器的该模拟输出， 以及将该第二 NMOS晶体管与该第二 PMOS晶体管耦合至该运算放大器的该输出，当该输入电压介于一低参考电压和一高参考电压之间时；将该第一 NMOS晶体管和该第二 NMOS晶体管耦合至一中介电压，该中介电压介于该低参考电压与该高参考电压之间，以及将该第一 PMOS晶体管耦合至该数字模拟转换器的该模拟输出，并将该第二 PMOS晶体管耦合至该运算放大器的该输出，当输入电压低于该低参考电压时；以及将该第一 PMOS晶体管与该第二 PMOS晶体管耦合至该中介电压，以及将该第一 NMOS晶体管耦合至该数字模拟转换器的该模拟输出，并将该第二 NMOS晶体管耦合至该运算放大器的该输出，当该输入电压高于该高参考电压时；该低参考电压等于该第一 NMOS晶体管和该第二 NMOS晶体管的临界电压，而该高参考电压等于该第二模拟电压准位与该第一 PMOS晶体管和该第二 PMOS晶体管的临界电压之间的差异；该中介电压是足够用来完全开启该第一与第二 NMOS晶体管和第一与第二 PMOS晶体管；以及该中介电压介于该第一模拟电压准位与该第二模拟电压准位之间的一共模电压。
2.一种运算放大器缓冲器，其特征在于，具有一嵌入式数字模拟转换器，且该运算放大器缓冲器包含一译码器，具有多个输入用以接收一第一电压与一第二电压和一 η位输入码，该译码器具有2η个输出，根据该η位输入码，该译码器的每一该些输出是分别地设定为该第一电压或该第二电压；一第一运算放大器输入，耦合至该译码器，该第一运算放大器输入包含一第一晶体管差动输入对群组，该第一晶体管差动输入对群组中的多个晶体管差动输入对的每一者是耦合至该译码器的该些输出中的各自的一者；一第二运算放大器输入，该第二运算放大器输入是耦合至一运算放大器的一输出，该第二运算放大器输入包含一第二晶体管差动输入对群组，该第二晶体管差动输入对群组中的多个晶体管差动输入对的每一者是耦合至该运算放大器的该输出；其中该第一晶体管差动输入对群组和该第二晶体管差动输入对群组均包含至少一第一晶体管差动输入对子群组和一第二晶体管差动输入对子群组，该第一晶体管差动输入对子群组包含根据一第一尺寸参数制造的至少一晶体管差动输入对，而该第二晶体管差动输入对子群组包含根据一第二尺寸参数制造的至少一晶体管差动输入对，该第二尺寸参数不同于该第一尺寸参数；以及一输出电路，具有多个输入与一输出，该输出电路的该些输入耦合至该第一晶体管差动输入对群组与第二晶体管差动输入对群组，而该输出电路的该输出对应至该运算放大器的该输出。
3.根据权利要求2所述的运算放大器缓冲器，其特征在于，该第一尺寸参数和该第二尺寸参数是被校准，以补偿该运算放大器的操作中的非线性。
4.根据权利要求2所述的运算放大器缓冲器，其特征在于，该第一尺寸参数和该第二尺寸参数对应于多个晶体管寛度，且第二尺寸参数大于该第一尺寸参数。
5.根据权利要求2所述的运算放大器缓冲器，其特征在于，该至少一第一晶体管差动输入对子群组和该第二晶体管差动输入对子群组包含三或更多子群组，且均具有不相同的一尺寸参数，该尺寸参数被校准来补偿该运算放大器的操作中的非线性。
6.根据权利要求2所述的运算放大器缓冲器，其特征在于，该第一晶体管差动输入对群组和该第二晶体管差动输入对群组的每一该些晶体管差动输入对包含一 NMOS晶体管和一 PMOS晶体管，该运算放大器进一步包含一开关逻辑，用来减少该运算放大器的偏移，该开关逻辑是耦合于该译码器的该些输出和该第一运算放大器输入之间，以及于该运算放大器的该输出和该第二运算放大器输入之间，可操作该开关逻辑以选择性地将该第一晶体管差动输入对群组的该些晶体管差动输入对的该些NMOS晶体管和该些 PMOS晶体管耦合至该译码器的该些输出，以及将该第二晶体管差动输入对群组的该些晶体管差动输入对的该些NMOS晶体管和该些PMOS晶体管耦合至该运算放大器输出，当一目标输出电压介于一低参考电压和一高参考电压之间时；将该第一晶体管差动输入对群组和该第二晶体管差动输入对群组的该些NMOS晶体管皆耦合至一中介电压，该中介电压是介于该低参考电压与该高参考电压间，将该第一晶体管差动输入对群组的该些PMOS晶体管耦合至该译码器的该些输出，以及将该第二晶体管差动输入对群组的该些PMOS晶体管耦合至该运算放大器输出，当该目标电压低于该低参考电压时；以及将该第一晶体管差动输入对群组和该第二晶体管差动输入对群组的该些PMOS晶体管皆耦合至该中介电压，将该第一晶体管差动输入对群组的该些NMOS晶体管耦合至该译码器的该些输出，以及将该第二晶体管差动输入对群组的该些NMOS晶体管耦合至该运算放大器的该输出，当该目标电压高于该高参考电压时。该低参考电压等于该第一晶体管差动输入对群组和该第二晶体管差动输入对群组的该些NMOS晶体管的临界电压，而该高参考电压等于该译码器的一最高输出电压准位与该第一晶体管差动输入对群组和该第二晶体管差动输入对群组的该些PMOS晶体管的临界电压的差值；该中介电压足够来完全地开启该第一晶体管差动输入对群组和该第二晶体管差动输入对群组的该些NMOS晶体管和该些PMOS晶体管；以及该中介电压是一共模电压，该共模电压介于该译码器的该最高输出电压准位与该译码器的一最低电压输出准位之间。
7.—种η位驱动器系统，其特征在于，响应于代表一目标电压的一 η位输入码，该η位输入码具有Χ个最高有效位与y个最低有效位，其中11>1^>0，7>0且1加7等于11， 该η位驱动器系统包含一第一数字模拟转换器，响应于一输入码，该输入码包含该χ个最高有效位，以提供一第一数字模拟转换器输出电压与一第二数字模拟转换器输出电压； 一第二数字模拟转换器，该第二数字模拟转换器包含一 y位译码器，该y位译码器接收一输入码并提供I1个输出，该输入码包含该y个最低有效位、该第一数字模拟转换器输出电压和该第二数字模拟转换器输出电压，根据传给该y 位译码器的该输入码，将每一该些输出分别设定为该第一输出电压或该第二输出电压；一运算放大器，具有一正输入端、一负输入端与一运算放大器输出，该正输入端包含对应至该y位译码器的该些输出的一第一晶体管差动输入对群组，该负输入端包含一第二晶体管差动输入对群组，每一该第一晶体管差动输入对群组和该第二晶体管差动输入对群组包含2y个晶体管差动输入对，每一该些晶体管差动输入对包含一 NMOS晶体管和一 PMOS晶体管，该运算放大器还包含一输出电路，该输出电路耦合至该第一晶体管差动输入对群组和该第二晶体管差动输入对群组，且具有一输出对应至该运算放大器输出；以及一偏压组件，用以偏压该运算放大器的该正输入端与该负输入端，以减少该运算放大器中的偏移，该偏压组件当该目标电压介于一低参考电压和一高参考电压之间时，将该第一晶体管差动输入对群组的该些NMOS晶体管与该些PMOS晶体管耦合至该译码器的该些输出，并将该第二晶体管差动输入对群组的该些NMOS晶体管与该些PMOS晶体管耦合至该运算放大器输出；当该目标电压低于该低参考电压时，开启该第一晶体管差动输入对群组和该第二晶体管差动输入对群组的该些NMOS晶体管，并将该第一晶体管差动输入对群组的该些PMOS晶体管耦合至该译码器的该些输出，且将该第二晶体管差动输入对群组的该些PMOS晶体管耦合至该运算放大器输出；以及当该目标电压高于该高参考电压时，开启该第一晶体管差动输入对群组和该第二晶体管差动输入对群组的该些PMOS晶体管，并将该第一晶体管差动输入对群组的该些NMOS晶体管耦合至该译码器的该些输出，且将该第二晶体管差动输入对群组的该些NMOS晶体管耦合至该运算放大器输出。
8.根据权利要求7所述的η位驱动器系统，其特征在于，该第一晶体管差动输入对群组与该第二晶体管差动输入对群组均包含至少一第一晶体管差动输入对子群组和一第二晶体管差动输入对子群组，该第一晶体管差动输入对子群组包含根据一第一尺寸参数制造的至少一晶体管差动输入对，而该第二晶体管差动输入对子群组包含根据一第二尺寸参数制造的至少一晶体管差动输入对，该第二尺寸参数不同于该第一尺寸参数。
9.根据权利要求8所述的η位驱动器系统，其特征在于，该第一尺寸参数与该第二尺寸参数对应于多个晶体管宽度，且该第二尺寸参数大于该第一尺寸参数。
10.根据权利要求8所述的η位驱动器系统，其特征在于，该驱动器系统是一10位驱动器系统，且χ是7，而y是3。
全文摘要
本发明揭露了一种驱动器、n位驱动器系统与运算放大器缓冲器。驱动器利用运算放大器的终端的选择性偏压，来减少运算放大器输出的偏移。每一运算放大器输入包含晶体管差动输入对，此晶体管差动输入对包含一NMOS晶体管和一PMOS晶体管。在输入电压范围的低端和高端处，这些晶体管是选择性的或分别的耦合至一标准输入或将启动的偏压，以有助于抵消偏差补偿(offset compensation)。对于介于电压范围低端和高端间的输入电压，这些晶体管是以传统方式加以偏压。
文档编号G09G3/36GK102243837SQ20111012574
公开日2011年11月16日 申请日期2011年5月12日 优先权日2010年5月14日
发明者周文昇, 张清河, 彭永州, 陈万得 申请人:台湾积体电路制造股份有限公司