专利名称：一种三线串行外设接口的开关矩阵控制电路的制作方法
技术领域：
本申请涉及微波矩阵开关总线设计技术领域，更具体的说，涉及一种三线串行外设接口的开关矩阵控制电路。
背景技术：
开关矩阵是将多路输入设备输入的射频信号进行组合和分配，并将可用的射频信号在同一时间进行多路输出的设备。常用的开关矩阵通过PIN (positive-1ntrinsicnegative，在P和N半导体材料之间加入一薄层低掺杂的本征半导体层)驱动器进行电流驱动，而PIN驱动器又是由TTL (Transistor Transistor Logic,晶体管-晶体管逻辑电平)进行控制，因此，开关矩阵电路需要的PIN驱动器的路数决定了 TTL的路数。对于不同的开关矩阵电路，其中需要不同路数的PIN驱动器。目前，存在两种比较常用的开关矩阵控制方式，包括并行控制方式和异步串行接口 RS (Recommended Standard,推荐标准)232的控制方式。以控制为例对两种开关矩阵控制方式进行说明。其中并行控制方式的具体工作原理为，上位控制电路提供72根TTL控制线，分别连接到12X6G开关矩阵电路的72路PIN驱动器，实现直接对12X6G开关矩阵电路的控制。但是，这种并行控制方式需要的控制线太多，不便于将采用并行控制方式的上位控制电路装配在尺寸要求较高的电路中，且上位控制电路不能提供出大量的控制线。异步串行接口 RS232的控制方式具体工作原理为，开关矩阵电路通过异步串行接口 RS232与上位控制电路连接。其中，上位控制电路与异步串行接口 RS232仅连接接收线、发送线和地线三根控制线，大大减少了控制线的数量。但开关矩阵电路需要对RS232串口通讯协议进行解析，解析成功后输出所需要的72位TTL控制信号，再将72位控制信号连接到PIN驱动器，实现对开关矩阵的控制。因此，开关矩阵电路需要增加单片机或者FPGA(Field — Programmable Gate Array,现场可编程门阵列)等控制电路对RS232串口通讯协议进行解析，并且需要增加软件设计部分，对于可靠性要求高的产品进行设计和测试，都相应增加了很大的技术难度。
实用新型内容针对上述问题，本申请提供一种三线串行外设接口的开关矩阵控制电路，以解决现有技术中采用并行控制方式需要的控制线太多，不便于装配在尺寸要求较高的电路中，同时上位控制电路不能提供出大量的控制线的问题，以及采用异步串行接口 RS232的控制方式需要增加单片机或者FPGA等控制电路对RS232串口通讯协议进行解析，并且需要增加软件设计部分，对于可靠性要求高的产品进行设计和测试，都相应增加了很大的技术难度的问题。技术方案如下本申请提供一种三线串行外设接口的开关矩阵控制电路，包括上位控制电路和在普通二极管的P和N半导体材料之间加入一薄层低掺杂的本征半导体层的PIN驱动器，还包括输入端与所述上位控制电路的发送端ロ连接，输出端与所述PIN驱动器的输入端连接的移位寄存器组；其中，所述上位控制电路的发送端ロ包括串行数据信号发送端ロ、时钟信号发送端口和置位信号发送端ロ ；所述移位寄存器组包括至少ー个移位寄存器；所述移位寄存器组的输入端包括各个移位寄存器的串行数据输入端、各个移位寄存器的移位寄存器时钟脉冲输入端和各个移位寄存器的存储寄存器时钟脉冲输入端；所述移位寄存器组的输出端包括各个移位寄存器的串行数据输出端和各个移位寄存器的并行数据输出端；其中，所述各个移位寄存器的移位寄存器时钟脉冲输入端通过时钟线与所述时钟信号发送端ロ连接；所述各个移位寄存器的存储寄存器时钟脉冲输入端通过置位线与置位信号发送端ロ连接；所述移位寄存器组中的第一个移位寄存器的串行数据输入端通过数据线与所述串行数据信号发送端ロ连接；所述移位寄存器组中的其他移位寄存器的串行数据输入端连接与其相邻的上ー个移位寄存器的串行数据输出端；所述各个移位寄存器的并行数据输出端与所述PIN驱动器的输入端连接。优选地，所述移位寄存器包括型号为54HC595的移位寄存器。优选地，所述PIN驱动器包括型号为JLQ-22的驱动器。优选地，所述PIN驱动器包括4路输入端和4路输出端，其中，所述PIN驱动器的4路输入端分别与移位寄存器的4路并行数据输出端连接。优选地，还包括与所述上位控制电路的串行数据信号发送端ロ相连接的第一发送电路；与所述上位控制电路的时钟信号发送端ロ相连接的第二发送电路；与所述上位控制电路的置位信号发送端ロ相连接的第三发送电路；与所述第一发送电路的输出端相连接的第一接收电路；与所述第二发送电路的输出端相连接的第二接收电路；与所述第三发送电路的输出端相连接的第三接收电路；其中，所述第一接收电路的输出端连接所述移位寄存器组中的第一个移位寄存器的串行数据输入端；所述第二接收电路的输出端连接所述移位寄存器组中的各个移位寄存器的移位寄存器时钟脉冲输入端；所述第三接收电路的输出端连接所述移位寄存器组中的各个移位寄存器的存储寄存器时钟脉冲输入端；所述第一发送电路、所述第二发送电路和所述第三发送电路为三个结构相同的发送电路；所述第一接收电路、所述第二接收电路和所述第三接收电路为三个结构相同的接收电路。应用上述技术方案，本申请提供的三线串行外设接ロ的开关矩阵控制电路中移位寄存器组中的各个移位寄存器与上位控制电路的连接只需要数据线、置位线和时钟线三根控制线，大大減少了控制线的数量，节省了上位控制电路输出口资源。同时，本申请中的各个移位寄存器的并行数据输出端与PIN驱动器的输入端连接，即各个移位寄存器直接输出控制信号至PIN驱动器，不需要増加单片机或者FPGA等控制电路，不需要增加软件设计部分，減少了产品的设计和测试难度，对于产品来说，器件的可靠性便于保证。
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的ー些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本申请提供的一种三线串行外设接ロ的开关矩阵控制电路的结构示意图；图2为本申请提供的一种三线串行外设接ロ的开关矩阵控制电路中移位寄存器的结构不意图；图3为本申请提供的一种三线串行外设接ロ的开关矩阵控制电路的另ー种结构示意图；图4为本申请提供的一种三线串行外设接ロ的开关矩阵控制电路中PIN驱动器的结构示意图；图5为本申请提供的一种三线串行外设接ロ的开关矩阵控制电路的再一种结构示意图；图6为本申请提供的一种三线串行外设接ロ的开关矩阵控制电路的再一种结构示意图；图7为本申请提供的一种三线串行外设接ロ的开关矩阵控制电路的信号发送示意图；图8为本申请提供的一种三线串行外设接ロ的开关矩阵控制电路的发送电路的结构示意图；图9为本申请提供的一种三线串行外设接ロ的开关矩阵控制电路的接收电路的结构示意图。
具体实施方式下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。本申请中，移位寄存器组中移位寄存器的数量可以根据开关矩阵电路需要的PIN驱动器的路数来设置。在以下实施例的介绍中，基于本申请的主要思想，对需要不同PIN驱动器路数的开关矩阵电路作详细描述。一个实施例请參见图1，其示出了本申请提供的一种三线串行外设接ロ的开关矩阵控制电路的结构示意图，包括上位控制电路100、移位寄存器组200和PIN驱动器300。[0045]其中，移位寄存器组200的输入端与上位控制电路100的发送端ロ连接，输出端与PIN驱动器300的输入端连接。移位寄存器组200包括至少ー个移位寄存器201。在本实施例中，移位寄存器201可以为型号为54HC595的移位寄存器。具体地，请參阅图2，其示出了本申请提供的一种三线串行外设接ロ的开关矩阵控制电路中移位寄存器的结构示意图。其中，移位寄存器201包括16位引脚，引脚I至7即Ql至Q7,引脚15即Q0, QO至Q7为移位寄存器201的8位并行数据输出端；引脚8即GND为连接地线的端ロ ；引脚9即Q’7为串行数据输出端，可与相邻的下ー个移位寄存器201的引脚14连接，实现与下ー个移位寄存器201的级联。需要说明的是，移位寄存器201之间的级联即将输入的串行数据扩展到不只8位的并行数据输出的转换。ー个移位寄存器201包括8位并行数据输出端，多个移位寄存器201的级联即包括了多个8位并行数据输出端，也就是实现了串行数据扩展到更多个8位并行数据输出的转换。引脚10即/SCLR为移位寄存器201的清零端，且为低电平有效，在使用过程中可以将引脚10即/SCLR与引脚16即VCC连接，引脚16即VCC为连接外部电源电压的端ロ。引脚11即SCK为移位寄存器时钟脉冲输入端，在输入的时钟脉冲信号处于上升沿时，移位寄存器201对输入的串行数据进行采数保存。需要说明的是，串行数据是按低位最先进入，高位最后进入的原则进行输入，采数即在输入的时钟脉冲信号处于上升沿时，将当前串行数据的一位数据进行保存。引脚12即RCK为存储寄存器时钟脉冲输入端，在输入的置位脉冲信号处于上升沿时，将当前移位寄存器201内保存的所有串行数据对应移位寄存器201的输出端，并在对应的移位寄存器201的输出端进行锁存。引脚13即/G为移位寄存器201的使能端，且为低电平有效，在引脚13即/G接低电平时允许移位寄存器201内数据进行输出。引脚14即SER为移位寄存器201的串行数据输入端，通过引脚14即SER将外部输入的串行数据进行接收。上位控制电路100的发送端ロ包括串行数据信号发送端ロ 101、时钟信号发送端ロ 102和置位信号发送端ロ 103。需要说明的是，在本实施例中，移位寄存器组200中移位寄存器201的个数由开关矩阵电路中需要的PIN驱动器的路数决定，对于需要ー个或两个PIN驱动器的开关矩阵电路，移位寄存器组200中的ー个移位寄存器组201即可满足连接该开关矩阵电路中PIN驱动器，请參阅图3，其示出了本申请提供的一种三线串行外设接ロ的开关矩阵控制电路的另一种结构不意图，移位寄存器组200中只包括ー个移位寄存器201,其中，移位寄存器201的引脚11即SCK移位寄存器时钟脉冲输入端通过时钟线与上位控制电路100的时钟信号发送端ロ 102连接。移位寄存器201的引脚12即RCK存储寄存器时钟脉冲输入端通过置位线与上位控制电路100的置位信号发送端ロ 103连接。移位寄存器201的引脚14即SER串行数据输入端通过数据线与上位控制电路100的串行数据信号发送端ロ 101连接。[0060]移位寄存器201的引脚I至7即Ql至Q7，引脚15即Q0，8位并行数据输出端与PIN驱动器300的输入端连接。特别地，在本实施例中，PIN驱动器300可以选择型号为JLQ-22的驱动器，其包括4路输入端和4路输出端。请參阅图4，其示出了本申请提供的一种三线串行外设接ロ的开关矩阵控制电路中PIN驱动器的结构示意图。其中，PIN驱动器300包括14位引脚，引脚1、4、6和7即OUTl至0UT4为PIN驱动器300的4路输出端；引脚2、8和14即NC为不需连接的端ロ ；引脚3即VCC为连接外部电源电压的端ロ ；引脚5即VEE为连接外部负电压的端ロ。引脚9、10、12和13即INl至IN4为PIN驱动器300的4路输入端；引脚IlGND为连接地线的端ロ。在本实施例中，依次顺序选取移位寄存器201中的4路并行数据输出端QO至Q3分别对应连接PIN驱动器300的4路输入端INl至IN4。因此，ー个移位寄存器201可以输出8路并行数据，即可以连接两个PIN驱动器300。在只需要连接ー个或两个PIN驱动器300的开关矩阵电路中，移位寄存器组200中只包括ー个移位寄存器201即可满足要求。当然，在需要连接多个PIN驱动器300的开关矩阵电路中，相应的移位寄存器组200包括多个移位寄存器201，请结合图5和图6，其中图5示出了本申请提供的一种三线串行外设接ロ的开关矩阵控制电路的再一种结构示意图，其主要描述了移位寄存器组200中各个移位寄存器201的连接关系。图6示出了本申请提供的一种三线串行外设接ロ的开关矩阵控制电路的再一种结构示意图，其主要描述了移位寄存器组200中的移位寄存器201与PIN驱动器300的连接关系。具体地，移位寄存器组200中各个移位寄存器201的引脚11即SCK移位寄存器时钟脉冲输入端通过时钟线与上位控制电路100的时钟信号发送端ロ 102连接。移位寄存器组200中各个移位寄存器201的引脚12即RCK存储寄存器时钟脉冲输入端通过置位线与上位控制电路100的置位信号发送端ロ 103连接。移位寄存器组200中第一个移位寄存器201的引脚14即SER串行数据输入端通过数据线与上位控制电路的串行数据信号发送端ロ 101连接。移位寄存器组200中其他移位寄存器201的引脚14即SER串行数据输入端连接与其相邻的上ー个移位寄存器201的引脚9即Q’ 7串行数据输出端。移位寄存器组200中各个移位寄存器201的引脚15即Q0、引脚I至7即Ql至Q7，8位并行数据输出端中，QO至Q3依次顺序对应连接ー个PIN驱动器300的输入端INl至IN4，Q4至Q7依次顺序对应连接ー个PIN驱动器300的输入端INl至IN4。在本实施例中，上位控制电路100的发送端ロ包括串行数据信号发送端ロ 101、时钟信号发送端ロ 102和置位信号发送端ロ 103。其中，上位控制电路100的串行数据信号发送端ロ 101通过数据线与移位寄存器组200中第一个移位寄存器201实现连接，将串行数据信号传输至移位寄存器组200。特别地，串行数据信号低位最先进入，高位最后进入。上位控制电路100的时钟信号发送端ロ 102通过时钟线实现与移位寄存器组200中各个移位寄存器201的移位寄存器时钟脉冲输入端连接，将时钟脉冲信号传输至移位寄存器组200。特别地，时钟脉冲信号频率为1MHz，在时钟脉冲信号处于上升沿时，移位寄存器组200中的移位寄存器201对输入的串行数据进行采数，将采集到的数据保存在移位寄存器201中。当时钟脉冲信号又一次处于上升沿时，对输入的串行数据进行又一次采数，同时将采集到的数据也保存在移位寄存器201中。其中，每当时钟脉冲信号处于上升沿时，即对输入的串行数据进行一次采数，同时将采集的数据保存在移位寄存器201中。在本实施例中，移位寄存器201共有8位并行数据输出端ロ，每个移位寄存器201每次采集保存的数据都会对应移位寄存器201中的ー个并行数据输出端ロ。具体地，第一次采集保存的数据对应移位寄存器201的第一个并行数据输出端ロ即引脚Q0，第二次采集保存的数据会将第一次采集保存的数据移位至对应移位寄存器201的第二个并行数据输出端ロ即引脚Q1，同时第二次采集保存的数据对应移位寄存器201的第一个并行数据输出端ロ即引脚Q0，第三次采集保存的数据会将第一次采集保存的数据移位至对应移位寄存器201的第三个并行数据输出端ロ即引脚Q2，将第二次采集保存的数据移位至对应移位寄存器201的第二个并行数据输出端ロ即引脚Q1，同时第三次采集保存的数据对应移位寄存器201的第一个并行数据输出端ロ即引脚Q0。以此形式，每采集保存一次数据，将之前采集保存的数据进行一次移位。ー个移位寄存器201包括8位并行数据输出端，因此ー个移位寄存器201最多只能采集保存8次数据。当ー个移位寄存器201已经采集保存了 8次数据，而需要移位寄存器201再一次采集保存数据，此时ー个移位寄存器201已不能满足需求，故而需要多个移位寄存器201进行级联，以实现可以采集保存多位数据的目的。移位寄存器组200中其他移位寄存器201的引脚14即SER串行数据输入端连接与其相邻的上ー个移位寄存器201的引脚9即Q’ 7串行数据输出端。具体地，第一个移位寄存器201采集保存完8次数据，进行再一次采集保存数据后，将第一个移位寄存器201第一次采集保存的数据移位至下ー个移位寄存器201中继续保存。继而，同上ー个移位寄存器201的移位原理一祥，第一个移位寄存器201再次采集保存一次数据，将之前采集保存的数据在下ー个移位寄存器201进行一次移位。对于在下ー个移位寄存器201中的具体的移位实现过程，同上ー个移位寄存器201的移位原理一祥，这里不再赘述。上位控制电路100的置位信号发送端ロ 103通过置位线实现与移位寄存器组200中各个移位寄存器201的存储寄存器时钟脉冲输入端连接，将置位脉冲信号传输至移位寄存器组200。移位寄存器组200中的移位寄存器201接收上位控制电路100发送的置位脉冲信号后，在置位脉冲信号处于上升沿时，将移位寄存器组200中各个移位寄存器201中采集保存的数据，对应每个移位寄存器201的并行数据输出端进行锁存、输出，同时将之前采集保存的数据清空。需要说明的是，在本实施例中，请參阅图7，其示出了本申请提供的一种三线串行外设接ロ的开关矩阵控制电路的信号发送示意图。每个时钟脉冲信号与串行数据中的一位对应，置位脉冲信号延后于ー个周期内时钟脉冲信号中的最后ー个时钟脉冲信号。在时钟脉冲信号全部发送完毕后，置位脉冲信号发送至移位寄存器201，将移位寄存器201中采集保存的数据，对应每个移位寄存器201的并行数据输出端进行锁存、输出。应用上述技术方案，本申请提供的三线串行外设接ロ的开关矩阵控制电路中移位寄存器组200中的各个移位寄存器201与上位控制电路100的连接只需要数据线、置位线和时钟线三根控制线，大大減少了控制线的数量，节省了上位控制电路100输出口资源。同时，本申请中的各个移位寄存器201的并行数据输出端与PIN驱动器300的输入端连接，SP各个移位寄存器直接输出控制信号至PIN驱动器300，不需要増加单片机或者FPGA等控制电路，不需要增加软件设计部分，減少了产品的设计和测试难度，对于产品来说，器件的可靠性便于保证。另ー个实施例在本实施例中，以控制12X6G开关矩阵电路为例。在12X6G开关矩阵电路中，总共需要12X6=72路PIN驱动电路进行电流驱动。PIN驱动器300为型号为JLQ-22的驱动器，其包括4路输入端，因此，12X6G开关矩阵电路一共需要连接72/4 = 18片PIN驱动器300。移位寄存器201为型号为54HC595的移位寄存器，每个移位寄存器201包括8路并行数据输出端，即每个移位寄存器201可以提供8路PIN驱动电路，因此，12X6G开关矩阵电路一共需要72/8 = 9个移位寄存器201。 具体地，请结合图5和图6，其中包括移位寄存器组200和PIN驱动器300。其中，移位寄存器组200中包括9个移位寄存器201。移位寄存器组200中各个移位寄存器201的引脚11即SCK移位寄存器时钟脉冲输入端通过时钟线与上位控制电路100的时钟信号发送端ロ 102连接。移位寄存器组200中各个移位寄存器201的引脚12即RCK存储寄存器时钟脉冲输入端通过置位线与上位控制电路100的置位信号发送端ロ 103连接。移位寄存器组200中第一个移位寄存器201的引脚14即SER串行数据输入端通过数据线与上位控制电路100的串行数据信号发送端ロ 101连接。移位寄存器组200中第二个移位寄存器201的引脚14即SER串行数据输入端与第一个移位寄存器201的引脚9即Q’ 7串行数据输出端连接。移位寄存器组200中第三个移位寄存器201的引脚14即SER串行数据输入端与第二个移位寄存器201的引脚9即Q’ 7串行数据输出端连接。以此连接形式，除第一个移位寄存器201タト，移位寄存器组200中其他8个移位寄存器201的引脚14即SER串行数据输入端连接与其相邻的上ー个移位寄存器201的引脚9即Q’ 7串行数据输出端。移位寄存器组200中各个移位寄存器201的引脚15和引脚I至3并行数据输出端，依次顺序对应连接ー个PIN驱动器300的引脚9、10、12和13即INl至IN4的4路输入端；移位寄存器组200中各个移位寄存器201的引脚4至7并行数据输出端，依次顺序对应连接ー个PIN驱动器300的引脚9、10、12和13即INl至IN4的4路输入端。在本实施例中，上位控制电路100的串行数据信号发送端ロ 101通过数据线与移位寄存器组200中第一个移位寄存器201实现连接，将上位控制电路100发送的串行数据信号传输至移位寄存器组200中第一个移位寄存器201中。移位寄存器组200中的各个移位寄存器201通过时钟线实现与上位控制电路100的时钟信号发送端ロ 102连接，时刻接收上位控制电路100发送的时钟脉冲信号。其中，时钟脉冲信号频率为1MHz，在时钟脉冲信号处于上升沿时，移位寄存器组200中的移位寄存器201对输入的串行数据进行采数，将采集到的数据保存至移位寄存器201内。对于采集保存的数据在移位寄存器组200中各个移位寄存器201中的移位原理，和与各移位寄存器201的并行数据输出端的对应关系，在上述实施例中已经详细说明，这里不再赘述。[0091]在本实施例中，一共需要72路并行数据的输出，故而9个移位寄存器201的并行数据输出端都被分配了数据。移位寄存器组200中的各个移位寄存器201通过置位线实现与上位控制电路100的置位信号发送端ロ 103连接，时刻接收上位控制电路100发送的置位脉冲信号。移位寄存器组200中的各个移位寄存器201接收置位脉冲信号后，在置位脉冲信号处于上升沿吋，将移位寄存器组200中的各个移位寄存器201中采集保存的数据，对应每个移位寄存器201的并行数据输出端进行锁存、输出，同时将之前采集保存的数据清空。此时，移位寄存器组200中的各个移位寄存器201通过并行数据输出端将并行数据信号发送至相连接的PIN驱动器300，实现了对72路PIN驱动电路进行电流驱动。再一个实施例在上述实施例中，上位控制电路100包括三个发送端ロ，通过三根控制线实现与移位寄存器组200的连接，将串行数据信号、时钟脉冲信号和置位脉冲信号发送至移位寄存器组200。在本实施例中，本申请在上位控制电路100和移位寄存器组200之间设置了三个结构相同的发送电路和三个结构相同的接收电路，即在上位控制电路100和移位寄存器组200之间的三根控制线上设置有三个结构相同的发送电路和三个结构相同的接收电路，不需要根据上位控制电路100发送不同的信号设计不同的发送电路和接收电路，设计简单。其中发送电路和接收电路一一对应，每个发送电路的输入端连接上位控制电路100的一个发送端ロ，每个接收电路的输出端连接移位寄存器组200的一个输入端。在本实施例中，由于上位控制电路100发送的串行数据信号、时钟脉冲信号和置位脉冲信号可能存在信号不稳，脉冲电压过低或过高的情况，使得移位寄存器组200接收上位控制电路100发送的串行数据信号、时钟脉冲信号和置位脉冲信号吋，导致移位寄存器201工作不稳定，从而減少移位寄存器201的使用寿命，甚至可能烧坏移位寄存器201。因此在本实施例中增加发送电路和接收电路对信号进行处理，以避免烧坏移位寄存器201。请结合图8和图9，图8示出了本申请提供的一种三线串行外设接ロ的开关矩阵控制电路的发送端电路的结构示意图，图9示出了本申请提供的一种三线串行外设接ロ的开关矩阵控制电路的接收电路的结构示意图。在上述实施例的基础上，还包括第一发送电路、第二发送电路、第三发送电路、第一接收电路、第二接收电路和第三接收电路。其中，第一发送电路与上位控制电路100的串行数据信号发送端ロ 101相连接，第二发送电路与上位控制电路100的时钟信号发送端ロ 102相连接，第三发送电路与上位控制电路100的置位信号发送端ロ 103相连接。第一接收电路与第一发送电路的输出端相连接，第二接收电路与第二发送电路的输出端相连接，第三接收电路与第三发送电路的输出端相连接。第一接收电路的输出端连接移位寄存器组200中的第一个移位寄存器201的串行数据输入端，第二接收电路的输出端连接移位寄存器组200中的各个移位寄存器201的移位寄存器时钟脉冲输入端，第三接收电路的输出端连接移位寄存器组200中的各个移位寄存器201的存储寄存器时钟脉冲输入端。同时，第一发送电路、第二发送电路和第三发送电路为三个结构相同的发送电路，第一接收电路、第二接收电路和第三接收电路为三个结构相同的接收电路。在本实施例中，上位控制电路100将信号发送给发送电路，经发送电路传输至接收电路，最后由接收电路将信号发送至移位寄存器组200，其中，发送电路和接收电路的具体工作原理与现有电路相同，本实施例不再加以阐述。应用上述技术方案，本申请在上位控制电路100和移位寄存器组200之间设置了三个结构相同的发送电路和三个结构相同的接收电路，将上位控制电路100中发送的串行数据信号、时钟脉冲信号和置位脉冲信号先转化为另ー种类型的信号进行处理，进而在转换为移位寄存器201可接收的信号进行发送，克服了信号中脉冲电压过低或过高的信号的干扰，保护了移位寄存器201。需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相參见即可。最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另ー个实体或操作区分开来，而不一定要求或者暗示这些实体或操作 之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括ー个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。以上对本申请所提供的一种三线串行外设接ロ的开关矩阵控制电路进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式
及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
权利要求1.一种三线串行外设接口的开关矩阵控制电路，包括上位控制电路和在普通二极管的P和N半导体材料之间加入一薄层低掺杂的本征半导体层的PIN驱动器，其特征在于，还包括 输入端与所述上位控制电路的发送端口连接，输出端与所述PIN驱动器的输入端连接的移位寄存器组；其中，所述上位控制电路的发送端口包括串行数据信号发送端口、时钟信号发送端口和置位信号发送端口 ；所述移位寄存器组包括至少一个移位寄存器； 所述移位寄存器组的输入端包括各个移位寄存器的串行数据输入端、各个移位寄存器的移位寄存器时钟脉冲输入端和各个移位寄存器的存储寄存器时钟脉冲输入端；所述移位寄存器组的输出端包括各个移位寄存器的串行数据输出端和各个移位寄存器的并行数据输出端； 其中，所述各个移位寄存器的移位寄存器时钟脉冲输入端通过时钟线与所述时钟信号发送端口连接； 所述各个移位寄存器的存储寄存器时钟脉冲输入端通过置位线与置位信号发送端口连接； 所述移位寄存器组中的第一个移位寄存器的串行数据输入端通过数据线与所述串行数据信号发送端口连接；所述移位寄存器组中的其他移位寄存器的串行数据输入端连接与其相邻的上一个移位寄存器的串行数据输出端； 所述各个移位寄存器的并行数据输出端与所述PIN驱动器的输入端连接。
2.根据权利要求1所述的开关矩阵控制电路，其特征在于，所述移位寄存器包括型号为54HC595的移位寄存器。
3.根据权利要求1所述的开关矩阵控制电路，其特征在于，所述PIN驱动器包括型号为JLQ-22的驱动器。
4.根据权利要求3所述的开关矩阵控制电路，其特征在于，所述PIN驱动器包括4路输入端和4路输出端，其中， 所述PIN驱动器的4路输入端分别与移位寄存器的4路并行数据输出端连接。
5.根据权利要求1所述的开关矩阵控制电路，其特征在于，还包括 与所述上位控制电路的串行数据信号发送端口相连接的第一发送电路； 与所述上位控制电路的时钟信号发送端口相连接的第二发送电路； 与所述上位控制电路的置位信号发送端口相连接的第三发送电路； 与所述第一发送电路的输出端相连接的第一接收电路； 与所述第二发送电路的输出端相连接的第二接收电路； 与所述第三发送电路的输出端相连接的第三接收电路；其中， 所述第一接收电路的输出端连接所述移位寄存器组中的第一个移位寄存器的串行数据输入端； 所述第二接收电路的输出端连接所述移位寄存器组中的各个移位寄存器的移位寄存器时钟脉冲输入端； 所述第三接收电路的输出端连接所述移位寄存器组中的各个移位寄存器的存储寄存器时钟脉冲输入端； 所述第一发送电路、所述第二发送电路和所述第三发送电路为三个结构相同的发送电路； 所述第一接收电路、所述第二接收电路和所述第三接收电路为三个结构相同的接收电路。
专利摘要本申请公开了一种三线串行外设接口的开关矩阵控制电路，包括上位控制电路、移位寄存器组和PIN驱动器。其中，移位寄存器组包括至少一个移位寄存器。在本申请中，移位寄存器组中的各个移位寄存器与上位控制电路的连接只需要数据线、置位线和时钟线三根控制线，大大减少了控制线的数量，节省了上位控制电路输出口资源。同时，本申请中的各个移位寄存器的并行数据输出端与PIN驱动器的输入端连接，即各个移位寄存器直接输出控制信号至PIN驱动器，不需要增加单片机或者FPGA等控制电路，不需要增加软件设计部分，减少了产品的设计和测试难度，对于产品来说，器件的可靠性便于保证。
文档编号G09G3/20GK202855255SQ20122049640
公开日2013年4月3日 申请日期2012年9月26日 优先权日2012年9月26日
发明者易键波 申请人:成都亚光电子股份有限公司