一种支持灰度等级扩展的显示控制系统及驱动芯片的制作方法
【专利摘要】本实用新型属于显示控制【技术领域】，提供了一种支持灰度等级扩展的显示控制系统及驱动芯片。该支持灰度等级扩展的显示控制系统中，同步控制卡输出显示精度为n2的灰度数据，n2＜16，同步控制卡配合相应结构的驱动芯片，可使得同步控制卡与驱动芯片之间的数据传输量从现有的16位降为n2位，因此，同步控制卡与驱动芯片之间的数据传输速率提升了16/n2倍，因此，同步控制卡与驱动芯片之间的数据传输速率提升了16/n2倍，从而相对于现有技术而言，提高了灰度时钟信号GCLK的频率上限，提高了行扫频率，进而提高了画面的刷新率。
【专利说明】一种支持灰度等级扩展的显示控制系统及驱动芯片
【技术领域】
[0001]本实用新型属于显示控制【技术领域】，尤其涉及一种主要应用在LED显示控制方面、并支持灰度等级扩展的显示控制系统及驱动芯片。
【背景技术】
[0002]在LED显示屏的显示控制领域，采用脉冲宽度调制(Pulse Width Modulation,PWM)方式，实现对各LED发光亮度的调节。具体来说，是在固定显示周期内，通过调节LED亮/灭的时间比，达到LED亮度调节的目的，且在LED亮时，流过的是固定的电流，光的波长不会变化，避免LED在不同电流下的颜色变化问题。
[0003]如图1示出了 LED显示屏的显示控制系统的典型结构，其包括同步控制卡和若干级联的驱动芯片。其中，串行数据传输线SDI为一条级联线，数据时钟线DCLK、灰度时钟线GCLK和锁存线LE分别为共用线；串行数据传输线SDI与数据时钟线DCLK配合，得到所需的显示数据，锁存线LE与数据时钟线配合，得到所需的控制指令。具体而言，同步控制卡与驱动芯片之间的显示数据传输过程是:同步控制卡通过串行数据传输线SDI向与其连接的驱动芯片传输一定精度的灰度数据，当驱动芯片中任一端口的显示数据传输完毕后，将该端口的灰度数据进行锁存，如此反复，直到所有端口的灰度数据均传输完毕并锁存后，对整体的灰度数据进行锁存，锁存的灰度数据用于输出显示。
[0004]现有技术中，同步控制卡与驱动芯片之间采用16位灰度数据的传输方式，即是说，同步控制卡需要在一个显示周期内向驱动芯片发送16位灰度数据，即便在显示数据的精度要求低于16位时，仍需在低位补O而使得灰度数据的传输位数保持不变。而对于显示动态画面的动态屏来说，其画面刷新率主要取决于换行扫描频率(即:行扫频率)，则在动态屏上显示一个固定显示精度 的显示数据时，需要在每一行LED完整显示一个PWM信号的基本周期后，才能换行，此时，动态屏的行扫频率可以表示为:
[0005]
【权利要求】
1.一种支持灰度等级扩展的显示控制系统，包括至少一级级联连接的驱动芯片，其特征在于，所述系统还包括连接所述驱动芯片，对每一显示精度为nl的待显示灰度数据进行处理以得到与每一待显示灰度数据对应的一组显示精度分别为n2的灰度数据并将每一组显示精度分别为n2的灰度数据串行输出给驱动芯片的同步控制卡，其中，所述nl和n2均为正整数，且n2 < nl，n2 < 16，同时在2nl个灰度时钟信号周期内，一组显示精度分别为n2的灰度数据所代表的占空比与对应的显示精度为nl的待显示灰度数据所需展示的占空比相同，所述驱动芯片包括数据时钟接口、串行数据输入接口、灰度时钟接口、锁存接口、串行数据输出接口、以及至少一个分别连接发光元件的输出驱动接口，所述数据时钟接口、串行数据输入接口、灰度时钟接口、锁存接口分别连接所述同步控制卡，所述串行数据输出接口连接下一级驱动芯片的串行数据输入接口，所述驱动芯片还包括: 连接所述数据时钟接口，通过所述数据时钟接口接收所述同步控制卡发出的数据时钟信号并在所述数据时钟信号的上升沿和/或下降沿输出单稳态脉冲的触发沿处理单元； 连接所述触发沿处理单元和所述串行数据输入接口，根据所述触发沿处理单元输出的所述单稳态脉冲采样所述同步控制卡或上一级联的驱动芯片输出的精度为n2的灰度数据的n2位移位缓存器； 连接所述锁存接口，通过所述锁存接口接收所述同步控制卡发出的端口锁存指令、整体锁存指令和计数指令的指令控制单元； 连接所述灰度时钟接口和所述指令控制单元，通过所述灰度时钟接口接收所述同步控制卡发出的灰度时钟信号并根据计数指令对灰度时钟信号进行计数的n2位计数器； 至少一个连接所述n2位移位缓存器，根据端口锁存指令在2"1-"2个分别由2n2个灰度时钟信号周期组成的显示周期内对所述n2位移位缓存器采样得到的、与相应端口的发光元件对应的一组灰度数据进行锁存并在各发光元件分别对应的各组灰度数据均锁存完毕后根据整体锁存指令对各组灰度数据进行整体锁存的灰度数据存储单元；` 连接所述指令控制单元，根据整体锁存指令生成原始灰度调节信号的脉冲宽度调制控制器； 至少一个分别与所述灰度数据存储单元一一对应连接，将所述脉冲宽度调制控制器生成的所述原始灰度调节信号与所述灰度数据存储单元锁存的各组灰度数据分别进行比较并得到各组灰度数据分别对应的脉冲宽度调制信号并输出以驱动各发光元件发光的比较器。
2.如权利要求1所述的支持灰度等级扩展的显示控制系统，其特征在于，所述发光元件是发光二极管。
3.如权利要求1所述的支持灰度等级扩展的显示控制系统，其特征在于，所述触发沿处理单元包括: 第一延时电路，所述第一延时电路的输入端连接所述数据时钟接口 ； 两输入的异或门，所述异或门的一个输入引脚连接所述第一延时电路的输出端，所述异或门的另一个输入引脚连接所述数据时钟接口，所述异或门的输出引脚连接所述π2位移位缓存器。
4.如权利要求3所述的支持灰度等级扩展的显示控制系统，其特征在于，所述η2位移位缓存器包括:10个串联连接的D型触发器DFF，首个所述D型触发器DFF的数据输入引脚连接所述串行数据输入接口，10个所述D型触发器DFF的时钟引脚共同连接所述异或门的输出引脚。
5.如权利要求1所述的支持灰度等级扩展的显示控制系统，其特征在于，所述n2位计数器包括:10个串联连接的D型触发器DFFl和10个串联连接的加法器FA ； 每一所述D型触发器DFFl的数据输入引脚连接对应的一所述加法器FA的和输出引脚，10个所述D型触发器DFFl的时钟引脚共同连接所述灰度时钟接口。
6.如权利要求1所述的支持灰度等级扩展的显示控制系统，其特征在于，所述脉冲宽度调制控制器包括:9个与门AND，I个缓冲器BUF，7个或非门NOR，I个非门INV ； 8个所述与门AND分别的第一输入端连接所述n2位计数器，8个所述与门AND分别的第二输入端连接对应所述或非门NOR的输出引脚；1个所述与门AND的第一输入端连接所述n2位计数器，I个所述与门AND的第二输入端连接所述非门INV的输出端，所述非门INV的输入端与所述缓冲器BUF的输入端共同连接所述n2位计数器；9个所述与门AND的输出端和所述缓冲器BUF的输出端共同连接所述比较器。
7.如权利要求1所述的支持灰度等级扩展的显示控制系统，其特征在于，所述比较器包括:10个与门ANDl和I个或门OR ； 10个所述与门ANDl分别的第一输入端连接所述灰度数据存储单元，10个所述与门ANDl分别的第二输入端连接所述脉冲宽度调制控制器，10个所述与门ANDl分别的输出端连接所述或门OR的输入端，所述或门OR的输出端作为所述输出驱动接口。
8.如权利要求1所述的支持灰度等级扩展的显示控制系统，其特征在于，所述指令控制单元包括:4个串联的加法器FA1，4个串联的D型触发器DFF2，D型触发器DFF3，D型触发器DFF4，第二延时电路和第三延时`电路，非门Ul和非门U2 ； 每一所述加法器FAl的和输出引脚连接对应的I个所述D型触发器DFF2的数据输入引脚；所述D型触发器DFF2的复位引脚均连接所述锁存接口，所述D型触发器DFF2的时钟引脚均连接所述异或门的输出引脚；所述D型触发器DFF3的数据输入引脚连接4个串联的所述D型触发器DFF2中最后一个D型触发器DFF2的数据输出引脚，所述D型触发器DFF3的时钟引脚连接所述非门Ul的输出端，所述非门Ul的输入端连接所述锁存接口，所述D型触发器DFF3的数据输出引脚通过所述第二延时电路连接所述D型触发器DFF3的复位引脚；所述D型触发器DFF4的数据输入引脚连接4个串联的所述D型触发器DFF2中最后一个D型触发器DFF2的数据输出引脚，所述D型触发器DFF4的时钟引脚连接所述非门U2的输出端，所述非门U2的输入端连接所述锁存接口，所述D型触发器DFF4的数据输出引脚通过所述第三延时电路连接所述D型触发器DFF4的复位引脚； 所述灰度数据存储单元包括:10个串联的锁存器LATCH1，10个串联的锁存器LATCH ；每一所述锁存器LATCHl的时钟引脚共同连接所述D型触发器DFF3的数据输出引脚，每一所述锁存器LATCH的时钟引脚共同连接所述D型触发器DFF4的数据输出引脚，每一所述锁存器LATCHl的数据输出引脚连接对应I个所述锁存器LATCH的数据输入引脚。
9.一种驱动芯片，其特征在于，所述驱动芯片包括数据时钟接口、串行数据输入接口、灰度时钟接口、锁存接口、串行数据输出接口、以及至少一个分别连接发光元件的输出驱动接口，所述数据时钟接口、串行数据输入接口、灰度时钟接口、锁存接口分别连接同步控制卡，所述串行数据输出接口连接下一级驱动芯片的串行数据输入接口，所述驱动芯片还包括: 连接所述数据时钟接口，通过所述数据时钟接口接收同步控制卡发出的数据时钟信号并在所述数据时钟信号的上升沿和/或下降沿输出单稳态脉冲的触发沿处理单元； 连接所述触发沿处理单元和所述串行数据输入接口，根据所述触发沿处理单元输出的所述单稳态脉冲采样同步控制卡或上一级联的驱动芯片输出的精度为n2的灰度数据的n2位移位缓存器，所述n2为正整数，且n2 < 16 ； 连接所述锁存接口，通过所述锁存接口接收同步控制卡发出的端口锁存指令、整体锁存指令和计数指令的指令控制单元； 连接所述灰度时钟接口和所述指令控制单元，通过所述灰度时钟接口接收同步控制卡发出的灰度时钟信号并根据计数指令对灰度时钟信号进行计数的n2位计数器； 至少一个连接所述n2位移位缓存器，根据端口锁存指令在浐-"2个分别由2n2个灰度时钟信号周期组成的显示周期内对所述n2位移位缓存器采样得到的、与相应端口的发光元件对应的一组灰度数据进行锁存并在各发光元件分别对应的各组灰度数据均锁存完毕后根据整体锁存指令对 各组灰度数据进行整体锁存的灰度数据存储单元，所述nl为正整数，且 n2 < nl ; 连接所述指令控制单元，根据同步控制卡发出的整体锁存指令生成原始灰度调节信号的脉冲宽度调制控制器； 至少一个分别与所述灰度数据存储单元一一对应连接，将所述脉冲宽度调制控制器生成的所述原始灰度调节信号与所述灰度数据存储单元锁存的各组灰度数据分别进行比较并得到各组灰度数据分别对应的脉冲宽度调制信号并输出以驱动各发光元件发光的比较器。
10.如权利要求9所述的驱动芯片，其特征在于，所述触发沿处理单元包括:第一延时电路，所述第一延时电路的输入端连接所述数据时钟接口 ；两输入的异或门，所述异或门的一个输入引脚连接所述第一延时电路的输出端，所述异或门的另一个输入引脚连接所述数据时钟接口，所述异或门的输出引脚连接所述π2位移位缓存器； 所述η2位移位缓存器包括:10个串联连接的D型触发器DFF，首个所述D型触发器DFF的数据输入引脚连接所述串行数据输入接口，10个所述D型触发器DFF的时钟引脚共同连接所述异或门的输出引脚； 所述η2位计数器包括:10个串联连接的D型触发器DFFl和10个串联连接的加法器FA ;每一所述D型触发器DFFl的数据输入引脚连接对应的一所述加法器FA的和输出引脚，10个所述D型触发器DFFl的时钟引脚共同连接所述灰度时钟接口 ； 所述脉冲宽度调制控制器包括:9个与门AND，I个缓冲器BUF，7个或非门NOR，I个非门INV ；8个所述与门AND分别的第一输入端连接所述n2位计数器，8个所述与门AND分别的第二输入端连接对应所述或非门NOR的输出引脚；1个所述与门AND的第一输入端连接所述n2位计数器，I个所述与门AND的第二输入端连接所述非门INV的输出端，所述非门INV的输入端与所述缓冲器BUF的输入端共同连接所述n2位计数器；9个所述与门AND的输出端和所述缓冲器BUF的输出端共同连接所述比较器； 所述比较器包括:10个与门ANDl和I个或门OR ;10个所述与门ANDl分别的第一输入端连接所述灰度数据存储单元，10个所述与门ANDl分别的第二输入端连接所述脉冲宽度调制控制器，10个所述与门ANDl分别的输出端连接所述或门OR的输入端，所述或门OR的输出端作为所述输出驱动接口； 所述指令控制单元包括:4个串联的加法器FA1，4个串联的D型触发器DFF2，D型触发器DFF3，D型触发器DFF4，第二延时电路和第三延时电路，非门Ul和非门U2 ;每一所述加法器FAl的和输出引脚连接对应的I个所述D型触发器DFF2的数据输入引脚；所述D型触发器DFF2的复位引脚均连接所述锁存接口，所述D型触发器DFF2的时钟引脚均连接所述异或门的输出引脚；所述D型触发器DFF3的数据输入引脚连接4个串联的所述D型触发器DFF2中最后一个D型触发器DFF2的数据输出引脚，所述D型触发器DFF3的时钟引脚连接所述非门Ul的输出端，所述非门Ul的输入端连接所述锁存接口，所述D型触发器DFF3的数据输出引脚通过所述第二延时电路连接所述D型触发器DFF3的复位引脚；所述D型触发器DFF4的数据输入引脚连接4个串联的所述D型触发器DFF2中最后一个D型触发器DFF2的数据输出引脚，所述D型触发器DFF4的时钟引脚连接所述非门U2的输出端，所述非门U2的输入端连接所述锁存接口，所述D型触发器DFF4的数据输出引脚通过所述第三延时电路连接所述D型触发器DFF4的复位引脚； 所述灰度数据存储单元包括:10个串联的锁存器LATCH1，10个串联的锁存器LATCH ；每一所述锁存器LATCHl的时钟引脚共同连接所述D型触发器DFF3的数据输出引脚，每一所述锁存器LATCH的时钟引脚共同连接所述D型触发器DFF4的数据输出引脚，每一所述锁存器LATCHl的数据输出引脚连接`对应I个所述锁存器LATCH的数据输入引脚。
【文档编号】G09G3/32GK203386459SQ201320376094
【公开日】2014年1月8日 申请日期:2013年6月27日 优先权日:2013年6月27日
【发明者】石磊, 符传汇, 李国添, 吕苏谊, 李照华 申请人:深圳市明微电子股份有限公司