显示装置的锁存电路、显示装置以及电子设备的制作方法

显示装置的锁存电路、显示装置以及电子设备的制作方法
【专利摘要】本发明提供一种显示装置的锁存电路。在为了基于N比特的数据而对存在于显示面板的一行上的M像素的各个像素进行驱动，而以针对每个像素时分的方式输出对应M像素的量的数据的锁存电路中，具有沿着列方向排列N个、沿着行方向排列M个，并且对1比特的数据进行锁存的M×N个的1比特锁存电路。1比特锁存电路含有：数据锁存单位电路，其以各行不同的时刻对N比特中的任意1比特数据进行锁存；行锁存单位电路，其在各行中对来自数据锁存单位电路的数据同时进行锁存；输出使能元件，其基于对任意一列进行选择的使能信号而输出来自行锁存单位电路的数据。
【专利说明】显示装置的锁存电路、显示装置以及电子设备

【技术领域】
[0001] 本发明涉及一种显示装置的锁存电路、显示装置以及电子设备等。

【背景技术】
[0002] 例如，在对液晶或有机EL元件等的光电元件进行了矩阵配置的矩阵型显示装置 中，例如根据来自移位寄存器的移位时钟，而通过数据锁存电路来对经由串行接口而依次 发送来的数据进行锁存。在数据锁存电路中，锁存有显示面板的对应一行的量的数据。如 果在数据锁存电路中锁存有对应一行的量的全部数据，则将基于水平同步信号而同时通过 行锁存电路对来自数据锁存电路的对应一行的量的数据进行锁存。这样，便取得了显示面 板的一行数据(例如，专利文献1中的图6?图8)。
[0003] 首先，在分开配置对对应一行的量的数据依次进行锁存的数据锁存电路、和同时 对对应一行的量的数据进行锁存的行锁存电路的现有布局中，存在如下课题，即，连接两个 锁存电路的配线较长，从而容易受到噪声影响。
[0004] 近年来，在例如于硅基板上形成有液晶层的LC0S面板或Si-〇LED (有机发光二极 管）面板等的显示面板中，能够搭载内置了锁存电路的驱动器。在该情况下，锁存电路是考 虑到被形成在显示面板上的显示像素的像素间距从而被形成的。在一个像素的宽度内，配 置对向该一个像素被供给的数据进行锁存的锁存元件，是为了易于配线。
[0005] 但是，在例如电子取景器（EVF)或头戴式显示器（HMD)等之中所使用的超小型显 示面板中，像素间距缩小至例如2. 5微米。
[0006] 此外，一个像素的灰度比特数越增多，则连接数据锁存电路与行锁存电路之间的 配线数也越增多。由此，锁存电路的独占面积将增大。
[0007] 根据以上理由，也存在如下的新的课题，S卩，在显示面板的一个像素的宽度内，配 置对向该一个像素供给的数据进行锁存的锁存元件变得困难。
[0008] 本发明的几种方式的目的在于，提供一种能够通过对数据锁存电路和行锁存电路 的布局进行变更，从而解决上述课题的显示装置的锁存电路、显示装置以及电子设备。
[0009] 专利文献
[0010] 专利文献1 :日本特开2004-334105号公报


【发明内容】

[0011] (1)本发明的一个方式涉及一种显示装置的锁存电路，所述显示装置为了基于N(N 为2以上的整数）比特的数据而对存在于显示面板的一行上的Μ (Μ为2以上的整数）像素 的各个像素进行驱动，而针对每个像素以时分的方式输出对应Μ像素的量的数据，在所述 显示装置的锁存电路中，
[0012] 具有沿着列方向排列Ν个、沿行方向排列Μ个，并且每一个均对1比特的数据进行 锁存的Μ X Ν个1比特锁存电路，
[0013] 所述ΜΧΝ个1比特锁存电路中的每一个均含有：数据锁存单位电路，其以各行不 同的时刻对所述N比特中的任意1比特数据进行锁存；行锁存单位电路，其在各行中对来自 数据锁存单位电路的数据同时进行锁存；输出使能元件，其基于对任意一列进行选择的使 能信号而输出来自所述行锁存单位电路的数据。
[0014] 根据本发明的一种方式，被配置为Μ列XN行的、总计MXN个1比特锁存电路中 的每一个均含有数据锁存单位电路与行锁存单位电路。这样，由于能够将数据锁存单位电 路与行锁存单位电路接近配置，因此能够将两个锁存单位电路之间的配线设为最短。因此， 提高了数据锁存单位电路的输出的耐噪声性。由此，能够防止例如在行锁存之前数据锁存 单位电路的输出受到噪声的影响而使错误数据被行锁存的情况。即使行锁存单位电路的输 出配线较长，也由于行锁存后的数据到下次的行锁存时为止是稳定的，因此不会产生不良 影响。
[0015] 而且，在本发明的一种方式中，用于驱动一个像素的Ν比特的数据被保持在一列Ν 个1比特锁存电路中。此外，对应Μ像素的量的各个Ν比特数据被保持在Μ列的各列Ν个 的1比特锁存电路中。而且，1比特锁存电路能够基于对Μ列中的任意一列进行选择的使能 信号，而针对每像素以时分的方式输出对应Μ像素的量的数据。
[0016] (2)在本发明的一种方式中，在所述ΜΧΝ个的1比特锁存电路的每一个中，沿着所 述列方向对所述数据锁存单位电路与所述行锁存单位电路进行配置。
[0017] 通过沿着列方向来配置数据锁存电路与行锁存电路，从而能够减小一列Ν个1比 特锁存电路的宽度。
[0018] (3)在本发明的一种方式中，在所述ΜΧΝ个1比特锁存电路中的每一个中，沿着所 述行方向对所述数据锁存单位电路与所述行锁存单位电路进行配置。
[0019] 即便如此，也由于数据锁存单位电路与行锁存单位电路被接近配置，因此能够将 两个锁存单位电路之间的配线设为最短。
[0020] ( 4 )在本发明的一种方式中，沿着所述行而配置的Μ个1比特锁存电路共用一条输 出线，来自沿着列方向而被排列的Ν个1比特锁存电路的总计Ν条输出线沿着所述列方向 而配置于被形成有所述ΜΧΝ个1比特锁存电路的区域的上层。
[0021] 这样，由于对于ΜX Ν个1比特锁存电路而言使用Ν条输出线足够了，因此能够使Ν 条输出线在形成有所述ΜΧΝ个的1比特锁存电路的区域的上层处在空间上有富余地进行 排列。由此，能够将一列Ν个1比特电路的行方向的排列间距设定为小于等于显示面板的 一个像素的排列间距。
[0022] (5)在本发明的一个方式中，在所述列方向的一端处还具有对向所述数据锁存单 位电路供给的第一锁存信号进行整形的第一缓冲电路，来自所述第一缓冲电路的输出线沿 着所述列方向而配置在被形成有所述ΜΧΝ个的1比特锁存电路的区域的上层。
[0023] 这样，能够向在列方向上处于分离位置的各个比特的数据锁存单位电路供给被第 一缓冲电路整形了的第一锁存信号。而且，能够使来自第一缓冲电路的输出线，在形成有所 述ΜΧΝ个的1比特锁存电路的区域的上层处在空间上有富裕地进行排列。
[0024] (6)在本发明的一个方式中，在所述列方向的一端处还具有对向所述行锁存单位 电路被供给的第二锁存信号进行整形的第二缓冲电路，来自所述第二缓冲电路的输出线， 沿着所述列方向而配置在被形成有所述ΜΧΝ个1比特锁存电路的区域的上层。
[0025] 这样，能够向在列方向上处于分离位置的各个比特的行锁存单位电路供给被第二 缓冲电路整形了的第二锁存信号。而且，能够使来自第二缓冲电路的输出线在形成有所述 MXN个1比特锁存电路的区域的上层处在空间上有富余地进行排列。
[0026] (7)本发明的其他的方式为，定义了一种包含上文所述的（1)?（6)所述的锁存电 路的显示装置。该显示装置为，针对像素而具有液晶或有机EL等光电元件的矩阵型显示装 置。
[0027] (8)在本发明的其他的方式中，所述锁存电路被搭载在所述显示面板上，并能够将 所述MXN个1比特锁存电路在所述行方向上的排列间距设为，在所述像素在所述行方向上 的排列间距以下。
[0028] 这样，能够使显示面板的行方向上的宽度小型化，而且也使在显示面板上的从锁 存电路向像素供给数据的配线布局变得容易。
[0029] (9)本发明的另一个其他的方式为，定义了一种包含上文所述的显示装置的电子 设备。作为该电子设备，例如可以列举出电子取景器（EVF)与头戴式显示器（HMD)等。

【专利附图】

【附图说明】
[0030] 图1为表示本发明的显示装置的一个示例的图。
[0031] 图2为图1所示的像素电路的电路图。
[0032] 图3为表示图1所示的多路分配器电路的一部分的电路图。
[0033] 图4为表示图1所示的数据线驱动电路中的锁存电路的一部分的布局图。
[0034] 图5为模式化地表示图4所示的锁存电路的R模块内的一比特锁存电路的布局的 图。
[0035] 图6为模式化地表不相对于图5的比较例的布局的图。
[0036] 图7为表示图4所示的锁存电路的被配置于R模块内的3个X6位电路的图。
[0037] 图8为表示构成一位锁存电路的数据锁存单位电路、行锁存单位电路以及输出使 能元件的一个示例的电路图。
[0038] 图9为表示作为电子设备的一个示例的数码相机的图。
[0039] 图10为作为电子设备的另外的一个示例的头戴式显示器的外观图。
[0040] 图11为表示头戴式显示器的显示装置以及光学系统的图。
[0041] 图12为模式化地表示图4所示的锁存电路的R模块内一比特锁存电路的其他的 布局的图。
[0042] 图13为模式化地表示图4所示的锁存电路的R模块内一比特锁存电路的另外的 其他的布局的图。

【具体实施方式】
[0043] 以下，对本发明的优选的实施方式进行详细说明。另外，在以下进行说明的本实施 方式中并没有对本申请的权利要求书所记载的本发明的内容进行不当限定，通过本实施方 式而被说明的结构的全部内容不一定为本发明的解决方法所必须。
[0044] 1.显示装置(光电装置）
[0045] 图1图示了本实施方式的显示装置(光电装置)10。显示装置10为，在晶体管基板 例如硅基板1上形成有扫描线驱动电路20、多路分配器40、电平移位电路30、数据线驱动电 路60以及显示部100。
[0046] 在显示部100上，沿着行方向（横向)X而被配置有多个扫描线12,并且沿着列方向 (纵向)Y而配置有多个数据线14。与多个扫描线12以及多个数据线14的各一条连接的多 个像素电路110被配置为矩阵状。
[0047] 本实施方式中，沿着一条扫描线12而连接的三个像素电路110分别对应于R(红)、 G (绿)、Β (蓝）的像素，并且这三个像素表现出彩色图像的一点。
[0048] 对像素电路110的一个示例进行说明。如图2所示，第i行的像素电路110包含Ρ 型晶体管121?125、0LED130、和保持电容132。在像素电路110中被供给有扫描信号Gwr (i )、控制信号 Gel ( i )、Gcmp ( i )、Gorst ( i )。
[0049] 驱动晶体管121的源极与馈电线16连接，漏极经由晶体管124而与0LED130连接， 从而对在0LED130中流动的电流进行控制。写入数据线电位(灰度电位)的晶体管122的栅 极与扫描线12连接，漏极/源极中的一个与数据线14连接，另一个与晶体管121的栅极连 接。保持电容132被连接在晶体管121的栅极线与馈电线116之间，并对晶体管121的源 极/栅极之间的电压进行保持。在馈电线116上被馈电有电源的高电位Vel。0LED的130 的阴极被设为共同电极，且被设定为电源的低电位Vet。
[0050] 控制信号Gcmp (i)被输入至晶体管123的栅极，晶体管123根据控制信号Gcmp (i)而使晶体管121的栅极/漏极之间发生短路。由此，晶体管121成为二极管连接。其 结果为，晶体管121的阈值电压被保持在保持电容132中。该期间被称为，对晶体管121的 阈值的偏差进行补偿的补偿期间。因此，其为晶体管122被开启的期间，并且补偿期间结束 后，成为数据电位被写入晶体管121的栅极以及保持电容132的写入期间。
[0051] 控制信号Gel(i)被输入至0LED130的点亮控制晶体管124的栅极，点亮控制晶体 管124对晶体管121的漏极与0LED130的阳极之间进行导通/断开。控制信号Gorst (i) 被输入至复位晶体管125的栅极，复位晶体管125根据控制信号Gorst (i)而向0LED130 的阳极供给馈电线16的电位、即复位电位Vorst。该复位电位Vorst与共同电位Vet之差 被设置为低于0LED130的发光阈值。
[0052] 图1所示的扫描线驱动电路20向第i行的扫描线12供给扫描信号Gwr (i)。通 过在图1中于沿着列方向Y延伸的数据线14与馈电线16之间配置电介质，从而形成保持 电容50。电平移位电路30根据经由数据线驱动电路60以及多路分配器40而被供给的数 据信号(灰度等级)，使用例如保持电容50与电平移位电路30内的保持电容并以电容分割 方式，与晶体管121的阈值电压相比使电平移位从而向数据线14进行供给。由于该电容分 割方式被记载于例如日本特愿2011-228885号专利中，因此省略说明。另外，本实施方式中 也并非必须采用电容分割驱动方式。
[0053] 在图3中图示了多路分配器40的一个示例。图3图示了在处于图1的显示部100 的一行（i行）上的Μ (例如M=18)X3 (RGB)像素（3XM=54像素）中，每RGB以时分方式而 对数据电位进行切换输出的多路分配器模块41。图3所示的多路分配器模块41仅被设置 了相当于(行方向X的全部像素数）+54的个数。在多路分配器40的输入端子VR (1)中， 以时分方式从数据线驱动电路60被输入有用于18个R像素的数据电位。在输入端子VG (1 )、VB (1)中，也同样地分别以时分方式从数据线驱动电路60被输入有用于18个G像素、 B像素的数据电位。在输入端子VR (1)、VG (1)、VB (1)与54条数据线之间设置有54个 开关(传输门）34。54个开关34根据选择信号SEL(l)?SEL(18)，以各3个同时的方式被 依次开启。S卩，当选择信号SEL(l)为有效时，则将被同时写入构成一个点的3个像素（RGB) 的数据电位。
[0054] 2.含有锁存电路的数据线驱动电路。
[0055] 如果用功能模块表示数据线驱动电路60,则如图1所示，包括：移位寄存器；锁存 电路，其根据来自移位寄存器的时钟而依次对数据进行锁存；行锁存电路，其同时对来自 数据锁存电路的数据进行锁存；数字-模拟转换电路，其对来自行锁存电路的数据进行数 字-模拟转换，并作为灰度电压而进行输出。
[0056] 本实施方式的特征在于，数据线驱动电路60中的数据锁存电路与行锁存电路的 布局。另外，数据线驱动电路60为，在半导体基板例如硅基板上层压多层膜从而被形成。在 图4之后，图示了锁存电路的布局。图4图示了将向图3所示的多路分配器40的一部分供 给的对应54像素量的N比特(例如N=10比特)灰度数据作为1比特数字信号而进行锁存的 锁存电路中的一个模块61。
[0057] 本实施方式中，在设为N=10比特时，沿着列方向Y而设置有N个锁存模块61-1? 61-N (61-10)。各个锁存模块 61-1 ?61-N (61-10)分别具有对 M (M=18)X3 (RGB)=54 比特的信号进行锁存的能力。如果将N=10比特的数据设为< D9 :D0 >，则锁存模块61-1 对例如最低位比特D0进行锁存，锁存模块61-10对最高位比特D9进行锁存。此外，各个锁 存模块61-1?61-N中的每一个同时具有依次对输入数据进行数据锁存的功能、和对全部 数据进行行锁存的功能。关于这一点将在下文叙述。
[0058] 根据使能信号ENB < 17 :0 >而从各个锁存模块61-1?61-N的每一个中进行选 择，从而对18X3 (RGB)像素中的每1X3 (RGB)像素，输出各1比特的灰度数据。比特数 据输出线从各个锁存模块61-1?61-N的每一个中以在列方向Y上通过下游的锁存模块的 上方的方式被配线。因此，锁存模块61的全部输出线为N比特X3(RGB)，且被设为同时输 出 R<9:0>，G<9:0>，B<9:0>。
[0059] 如图4所示，在列方向Y的一端(上游端)处具有第一缓冲电路62,所述第一缓冲电 路62对时钟CK1?CK3 (第一锁存信号）进行整形并输出。第一缓冲电路62能够包含生成 时钟CK1?CK3的移位寄存器。从第一缓冲电路62输出时钟CK1?CK3的输出线被配置 于各个锁存模块61-1?61-N的上层，并且时钟CK1?CK被供给至各个锁存模块61-1? 61-N。
[0060] 如图4所示，在列方向Y的一端(上游端）处还可具有第二缓冲电路63,所述第二 缓冲电路63对外部输入的锁存信号(第二锁存信号)LT进行整形。另外，第一、第二缓冲电 路62、63的列方向Y上的位置可以是相反的。第二缓冲电路63能够对外部输入的使能信 号ENB < 17 :0 >与复位信号RST进行整形。从第二缓冲电路63输出锁存信号LT、使能信 号ENB < 17 :0 >以及复位信号RST的输出线被配置于各个锁存模块61-1?61-N的上层， 并且时钟CK1?CK被供给至各个锁存模块61-1?61-N。
[0061] 如图5所示，各个锁存模块61-1?6卜N中的每一个为，对1比特的数据进行锁存 的1比特锁存电路61A的集合体。如图5所示，锁存电路61的R模块中，1比特锁存电路 61A沿着列方向Y而排列有N (N=10)个，沿着行方向X排列有Μ (M=18)个，总计具有MXN (=180)个1比特锁存电路61A。G模块以及B模块的每一个也同样地被配置有MXN(=180) 个1比特锁存电路6ΙΑ。
[0062] ΜΧΝ个1比特锁存电路61Α中的每一个均包含数据锁存单位电路61Β和行锁存单 位电路61C，所述数据锁存单位电路61Β以每各行不同的时刻对来自Ν比特中的任意1比特 数据进行锁存，行锁存单位电路61C在各行同时对来自数据锁存单位电路61Β的数据进行 锁存。在图5中，通过在数据锁存单位电路61Β上标记阴影线，从而将其与行锁存单位电路 61C区别表示。如此，1比特锁存电路61Α例如可以由在列方向Υ上邻接的数据锁存单位电 路61Β与行锁存单位电路61C构成。
[0063] 图6图示了相对于图5的布局的比较例。通常，与图1的数据线驱动电路60中所 示的功能模块相同，在图6中于列方向X的上游处配置有数据锁存电路65,于列方向Υ的下 游处配置有行锁存单位电路66。在该情况下，图6为采用与图5相同的方式来表示R模块 内的数据锁存单位电路61Β与行锁存单位电路61C的布局的图。在图6中，配置有对最低 位比特D0进行数据锁存的数据锁存单位电路61Β的行61-1Β、与配置有对该最低位比特D0 进行行锁存的行锁存单位电路61C的行61-1C，在列方向上是分离的。即，在对同一比特数 据进行锁存的数据锁存单位电路61B与行锁存单位电路61C之间，配置有在列方向上对其 他的9比特数据进行数据锁存的数据锁存电路61B。
[0064] 如果对图5的本实施方式与图6的比较例进行比较，则可以提出以下事项。首先， 在图5的本实施方式中，1比特锁存电路61A例如可以由在列方向Y上邻接的数据锁存单 位电路61B与行锁存单位电路61C构成。因此，数据锁存单位电路61B与行锁存单位电路 61C能够通过较短的配线进行连接。因此，即使在沿着列方向Y被配置的10个数据锁存单 位电路61B中的锁存时刻有所不同，也由于来自数据锁存单位电路61B的数据是经由较短 的配线而被输入至行锁存单位电路61C的，因此不易受到由其它的比特数据所产生的噪音 的影响。因此，在行锁存单位电路61C中错误数据被锁存的可能性较少。这一方面，在图6 中，数据锁存单位电路61B与行锁存单位电路61C则必须通过较长的配线进行连接。因此， 在图6中由于来自数据锁存单位电路61B的数据要经过较长的配线，因此容易受到由其它 的比特数据所产生的噪声的影响。因此，在图6中，在行锁存单位电路61C中容易被锁存有 错误数据。另外，在图5中通过行锁存单位电路61C而被行锁存的数据，如图4所示越是下 位数据越要经由较长的配线而被输出。但是，由于行锁存被同时实施，并且行锁存后的数据 较稳定，因此并没有由长配线所产生不良影响。
[0065] 接下来，由于在图4以及图5中根据使能信号ENB < 17 :0>以进行18次时分的 方式传送数据，因此输出线的条数为在RGB各个模块中各N条，在图4所示RGB的3个模 块中N比特X3 (RGB)=3N (N=10、共30条)。在图6中，如果想要不以进行18次时分的 方式来传输数据，则在图6所示的配线区域67中沿着行方向X排列的输出线的条数成为Μ (Μ=18)ΧΝ (Ν=10)=180条。如果这样，则在配线区域67中由沿着行方向X排列的输出线 的行与间隔所占用的X方向上的长度，比在X方向上密集排列的锁存单位电路61B、61C在 X方向上的长度还要长。
[0066] 在此，如果将图1所示的像素电路110的X方向上的排列间距设为2. 5 μ m，则像 素电路110的X方向上的宽度也为2.5 μ m。如果采用图5的布局，则能够将锁存单位电路 61B、61C的X方向上的排列间距设定为2. 5 μ m以下。但是，在图6的布局中，由输出线的形 成区域的面积决定了锁存单位电路61B、61C的X方向上的排列间距，因此无法将其设定为 2· 5 μ m以下。
[0067] 图7图示了例如由三个6像素锁存电路71、72、73构成图4所示的锁存电路的R模 块的示例。在6像素锁存电路71中，以与来自图4的第一缓冲电路62的第一时钟CK1 (第 一锁存信号）同步的方式，依次对6像素的数据IN < 6 :1 >进行数据锁存。在6像素锁存 电路72中，以与来自图4的第一缓冲电路62的第二时钟CK2 (第一锁存信号)同步的方式， 在与6像素锁存电路71不同的时刻依次对6像素的数据IN < 6 :1 >进行数据锁存。在6 像素锁存电路73中，以与来自图4的第一缓冲电路62的第三时钟CK3 (第一锁存信号）同 步的方式，在与6像素锁存电路71、72不同的时刻依次对6像素的数据IN < 6 :1 >进行数 据锁存。
[0068] 而且，在三个6像素锁存电路71?73中被设为，以与来自图4的第二缓冲电路 63的锁存信号LT (第二锁存时刻信号）同步的方式，同时对对应18像素的量的R数据进 行行锁存。之后，根据使能信号ENB < 17 :0>以每18像素进行时分的方式，输出一像素 N (N=10)比特的R数据。
[0069] 图8图示了数据锁存单位电路61B、行锁存单位电路61C以及输出使能元件61D的 一个示例。在数据锁存单位电路61B中，当反转复位信号XRST为High时，以与时钟CK同 步的方式，使1比特数据IN经由传输门TG1，而被保持在数据保持电路FF1中。在行锁存单 位电路61C中，当反转复位信号XRST为High时，以与锁存信号LT同步的方式，使作为来自 保持电路FF1的输出的1比特数据IN经由传输门TG2,而被保持在数据保持电路FF2中。 在输出使能元件61D中，当使能信号ENB为High时，使来自数据保持电路FF2的1比特数 据经由传输门TG3而被输出。当反转复位信号XRST变为Low时，数据保持电路FF1、FF2将 被复位。
[0070] 根据图8也可知，由于连接数据锁存单位电路61B与行锁存单位电路61C的配线 61E能够缩短，因此能够降低由上文所述的噪声所产生的不良影响。
[0071] 3.电子设备
[0072] 虽然图9为表示该数码照相机200的结构的立体图，但对于其与外部设备的连接 也做了简单图示。在数码照相机200的壳体202的背面设置有显示装置204,所述显示装 置204被应用有使用了上文所述的有机EL的显示装置10。显示装置204成为基于由（XD (Charge Coupled Device:电荷稱合器件）产生的摄像信号来进行显示的结构。因此，显示 装置204作为显示被摄物体的电子取景器而发挥功能。在壳体202的观察侧（图中的背面 侦D设置有包括光学透镜及C⑶等在内的受光单元206。
[0073] 在此，当摄影者对被显示在显示装置204上的被摄物体图像进行确认，并按下快 门按钮208时，该时间点的CCD的摄像信号被传送并储存于电路基板210的存储器中。
[0074] 在该数码照相机200中，在壳体202的侧面上设置有影像信号输出端子212、和数 据通信用的输入输出端子214。分别根据需要，而在影像信号输出端子212上连接有电视监 视器230,在数据通信用的输入输出端子214上连接有个人计算机240。而且，通过规定的 操作，从而使被存储于电路基板210的存储器中的摄像信号向电视监视器230或个人计算 机240输出。
[0075] 图10以及图11图示了头戴式显示器300。头戴式显示器300与眼镜相同具有镜 腿310、鼻梁架320、镜片301L、301R。在鼻梁架320的内侧设置有左眼用的显示装置10L和 右眼用的显示装置10R。作为这些显示装置10L、10R而能够应用图1所示的显示装置10。
[0076] 被显示在显示装置10L、10R上的图像经由光学透镜302L、302R以及半透镜303L、 303R而入射到两眼中。通过以伴随有视差的方式而设定左眼、右眼用图像，从而能够进行 3D显示。另外，由于半透镜303U303R会使外部光线透射，因此不会妨碍配戴者的视野。
[0077] 另外，虽然以上述方式对本实施方式进行了详细说明，但本领域技术人员能够很 容易理解在实质上不脱离本发明的特征部分以及效果的多种改变。因此，这些改变例全部 被包含在本发明的保护范围内。例如，在说明书或附图中至少出现一次的用语，可以替换为 与之不同的用语。此外，锁存电路、显示装置、电子设备等的结构、动作也不限定于通过本实 施方式中而说明了的结构、动作，可以实施各种改变。
[0078] 例如，构成1比特锁存电路61A的数据锁存单位电路61B以及行锁存单位电路 61C，并不限定于如图5所示的使它们在列方向Y上邻接的方式。如图12以及图13所示， 也可以使数据锁存单位电路61B以及行锁存单位电路61C在行方向X上邻接。虽然在该情 况下，1比特锁存电路61A的在列方向Y上的排列间距大于图5中的排列间距，但除了这一 点以外，能够实现与图5相同的效果。
[0079] 符号的说明
[0080] 1、显示面板；10、显示装置；12、扫描线；14、数据线；60、数据线驱动电路；61、锁存 电路；61A、1比特锁存电路；61B、数据锁存单位电路；61C、行锁存单位电路；61D、输出使能 元件；62、第一缓冲电路；63、第二缓冲电路；100、显示部；110、像素电路；200、300、电子设 备；CK1?CK3、第一锁存信号；ENB、使能信号；LT、第二锁存信号；N、一个像素的比特数；M、 同時被行锁存的像素数；X、行方向；Y、列方向。
【权利要求】
1. 一种显示装置的锁存电路，所述显示装置为了基于N比特的数据对存在于显示面板 的一行上的Μ像素的各个像素进行驱动，而针对每个像素以时分的方式输出对应Μ像素的 量的数据，其中，Ν为2以上的整数，Μ为2以上的整数，所述显示装置的锁存电路的特征在 于， 具有沿着列方向排列Ν个、沿着行方向排列Μ个，并且每一个均对1比特的数据进行锁 存的ΜΧΝ个1比特锁存电路， 所述ΜΧΝ个1比特锁存电路中的每一个均包括： 数据锁存单位电路，其以每行不同的时刻对所述Ν比特中的任意1比特数据进行锁 存； 行锁存单位电路，其在各行中对来自数据锁存单位电路的数据同时进行锁存； 输出使能元件，其基于对任意一列进行选择的使能信号而输出来自所述行锁存单位电 路的数据。
2. 如权利要求1所述的显示装置的锁存电路，其特征在于， 在所述ΜΧΝ个1比特锁存电路中的每一个中，所述数据锁存单位电路与所述行锁存单 位电路沿着所述列方向而配置。
3. 如权利要求1所述的显示装置的锁存电路，其特征在于， 在所述MX Ν个1比特锁存电路中的每一个中，所述数据锁存单位电路与所述行锁存单 位电路沿着所述行方向而配置。
4. 如权利要求1至3中任一项所述的显示装置的锁存电路，其特征在于， 沿着所述行方向而配置的Μ个1比特锁存电路共用一条输出线，来自沿着所述列方向 而排列的Ν个1比特锁存电路的总计Ν条输出线，沿着所述列方向而被配置于形成有所述 ΜΧΝ个1比特锁存电路的区域的上层。
5. 如权利要求4所述的显示装置的锁存电路，其特征在于， 在所述列方向的一端处还具有对向所述数据锁存单位电路供给的第一锁存信号进行 整形的第一缓冲电路，来自所述第一缓冲电路的输出线沿着所述列方向而被配置于形成有 所述ΜΧΝ个1比特锁存电路的区域的上层。
6. 如权利要求4或5所述的显示装置的锁存电路，其特征在于， 在所述列方向的一端处还具有对向所述行锁存单位电路供给的第二锁存信号进行整 形的第二缓冲电路，来自所述第二缓冲电路的输出线沿着所述列方向而被配置于形成有所 述Ν个1比特锁存电路的区域的上层。
7. -种显示装置，其特征在于， 包含权利要求1至6中的任一项所述的锁存电路。
8. 如权利要求7所述的显示装置，其特征在于， 所述锁存电路被搭载在所述显示面板上，所述Μ X Ν个1比特锁存电路在所述行方向上 的排列间距为，所述像素在所述行方向上的排列间距以下。
9. 一种电子设备，其特征在于， 包含权利要求7或8所述的显示装置。
【文档编号】G09G3/20GK104064135SQ201410108903
【公开日】2014年9月24日 申请日期:2014年3月21日 优先权日:2013年3月22日
【发明者】野村猛 申请人:精工爱普生株式会社