一种goa单元及驱动方法、goa电路和显示装置制造方法

一种goa单元及驱动方法、goa电路和显示装置制造方法
【专利摘要】本发明的实施例公开一种GOA单元及驱动方法、GOA电路和显示装置,涉及显示器制造领域。该GOA单元具体包括：第一节点控制模块和第二节点控制模块；所述第一节点控制模块连接第一控制节点、输入信号端、第一时钟信号端和输出信号端；所述第二节点控制模块连接复位信号端、第二时钟信号端、第三时钟信号端、第一电平端、输出信号端和所述第一控制节点。本发明的实施例可以简化GOA电路的结构，用于显示器的制造。
【专利说明】—种GOA单元及驱动方法、GOA电路和显示装置

【技术领域】
[0001]本发明涉及显示器制造领域，尤其涉及一种GOA单元及驱动方法、GOA电路和显示
>J-U ρ?α装直。

【背景技术】
[0002]液晶显示器(英文:Liquid Crystal Display,简称:LCD)具有重量轻、厚度薄、低功耗等优点，广泛应用于电视、手机、显示器等电子产品中。液晶显示器是由水平和垂直两个方向的像素矩阵构成的，液晶显示器进行显示时，驱动电路输出驱动信号，逐行对各像素进行扫描。液晶显示器的驱动电路主要包括栅极驱动电路和数据驱动电路，数据驱动电路将输入的显示数据及时钟信号定时顺序锁存，转换成模拟信号后输入到液晶面板的数据线；栅极驱动电路将输入的时钟信号转换成导通/截止电压信号，逐行施加到液晶面板的栅线中。
[0003]栅极驱动电路通常以覆晶薄膜(英文:Chip On Film，简称:C0F)或者覆晶玻璃(英文:Chip On Glass，简称:C0G)的封装方式设置在显示面板中，也可以用薄膜晶体管(英文:Thin Film Transistor,简称:TFT)构成集成电路单元形成在显示面板中。但是传统的栅极驱动电路结构较复杂，制造工艺也较复杂，而利用集成栅极驱动技术(英文=Gatedriver On Array,简称GOA)将栅极驱动电路集成在液晶显示面板的阵列基板上,可以省掉栅极开关集成电路部分，从而从材料成本和制作工艺两方面降低产品成本，这种利用GOA技术集成在阵列基板上的栅极驱动电路也称为GOA电路或移位寄存器电路。所以如何简化GOA电路结构并简化GOA电路制造工艺成为了显示器制造的核心问题。


【发明内容】

[0004]本发明的实施例提供一种GOA单元及驱动方法、GOA电路和显示装置，用于简化GOA电路的结构，从而在材料和制作工艺两方面降低产品成本。
[0005]为达到上述目的，本发明实施例采用如下技术方案:
[0006]第一方面，提供一种GOA单元，包括:第一节点控制模块和第二节点控制模块；
[0007]所述第一节点控制模块连接第一控制节点、输入信号端、第一时钟信号端和输出信号端，用于在所述输入信号端的输入信号控制下将所述第一控制节点的电压与所述输入信号端的输入信号拉齐，所述第一节点控制模块还用于在所述第一控制节点的控制下将所述第一时钟信号端的第一时钟信号通过所述输出信号端输出；
[0008]所述第二节点控制模块连接复位信号端、第二时钟信号端、第三时钟信号端、第一电平端、输出信号端和所述第一控制节点，用于在所述复位信号端的复位信号和第二时钟信号端的第二时钟信号控制下将所述第一控制节点电压与所述第一电平端的第一电压拉齐，所述第二节点控制模块还用于在所述第一控制节点、第二时钟信号端的第二时钟信号和第三时钟信号端的第三时钟信号控制下将所述输出信号端的电压所述第一电平端的第一电压拉齐。
[0009]可选的，所述第一节点控制模块包括:第一晶体管、第二晶体管和第一电容；
[0010]所述第一晶体管的栅极连接所述第一晶体管的第一端，所述第一晶体管的第一端连接所述输入信号端，所述第一晶体管的第二端连接所述第一控制节点；
[0011]所述第二晶体管的栅极连接所述第一控制节点，所述第二晶体管的第一端连接所述第一时钟信号端，所述第二晶体管的第二端连接所述输出信号端；
[0012]所述第一电容的第一极连接所述第一控制节点，所述第一电容的第二极连接所述输出信号端。
[0013]可选的，所述第二节点控制模块包括:第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；
[0014]所述第三晶体管的栅极连接所述第三晶体管的第一端，所述第三晶体管的第一端连接第二时钟信号端，所述第三晶体管的第二端连接所述第四晶体管的第一端；
[0015]所述第四晶体管的栅极连接所述第一控制节点，所述第四晶体管的第二端连接所述第一电平端；
[0016]所述第五晶体管的栅极连接第三晶体管的第二端，所述第五晶体管的第一端连接所述第一控制节点，所述第五晶体管的第二端连接所述第一电平端；
[0017]所述第六晶体管的栅极连接第三晶体管的第二端，所述第六晶体管的第一端连接所述输出信号端，所述第六晶体管的第二端连接所述第一电平端；
[0018]所述第七晶体管的栅极连接所述第三时钟信号端，所述第七晶体管的第一端连接所述输出信号端，所述第七晶体管的第二端连接所述第一电平端；
[0019]所述第八晶体管的栅极连接所述复位信号端，所述第八晶体管的第一端连接所述第一控制节点，所述第八晶体管的第二端连接所述第一电平端。
[0020]可选的，所述第二节点控制模块还连接第一时钟信号端，所述第二节点控制模块还包括:第九晶体管；
[0021]所述第九晶体管的栅极连接所述第九晶体管的第一端，所述第九晶体管的第一端连接所述第一时钟信号端，所述第九晶体管的第二端连接第三晶体管的第二端。
[0022]可选的，所述第二节点控制模块还连接第一时钟信号端，所述第二节点控制模块还包括:第九晶体管、第十晶体管、第十一晶体管、第十二晶体管；
[0023]所述第九晶体管的栅极连接所述第九晶体管的第一端，所述第九晶体管的第一端连接所述第一时钟信号端，所述第九晶体管的第二端连接所述第十晶体管的第一端；
[0024]所述第十晶体管的栅极连接所述第一控制节点，所述第十晶体管的第一端连接所述第十一晶体管的栅极，所述第十晶体管的第二端连接所述第一电平端；
[0025]所述第十一晶体管的栅极连接所述第十二晶体管的栅极，所述第十一晶体管的第一端连接所述第一控制节点，所述第十一晶体管的第二端连接所述第一电平端；
[0026]所述第十二晶体管的第一端连接所输出信号端，所述第十二晶体管的第二端连接所述第一电平端。
[0027]第二方面，提供一种GOA电路，包括:上述任一项所述的GOA单元。
[0028]可选的，所述GOA电路包括:至少两个所述GOA单元；
[0029]其中，第I级GOA单元的输入信号端输入第一帧起始信号，第I级GOA单元的复位信号端连接第2级GOA单元的输出信号端；
[0030]第η级GOA单元的输入信号端连接第η_1级GOA单元的输出信号端，第η级GOA单元的复位信号端连接第η+1级GOA单元的输出信号端，其中，η为正整数。
[0031]可选的，所述GOA电路包括:至少三个GOA单元；
[0032]其中，第I级GOA单元的输入信号端输入第一帧起始信号，第I级GOA单元的复位信号端连接第3级GOA单元的输出信号端；
[0033]第2η级GOA单元的输入信号端连接第2η_1级GOA单元的输出信号端，第2η级GOA单元的复位信号端连接第2η+2级GOA单元的输出信号端；
[0034]第2η+1级GOA单元的输入信号端连接第2η级GOA单元的输出信号端，第2η+1级GOA单元的复位信号端连接第2η+3级GOA单元的输出信号端，其中，η为正整数。
[0035]第三方面，提供一种显示装置，上述任一项所述的GOA电路。
[0036]第四方面，提供一种GOA单元的驱动方法，
[0037]第一阶段，第一节点控制模块在输入信号端的输入信号控制下将所述第一控制节点的电压与所述输入信号端的输入信号拉齐，第二节点控制模块在第三时钟信号端的第三时钟信号控制下将输出信号端的电压与第一电平端的第一电压拉齐；
[0038]第二阶段，所述第一节点控制模块在第一控制节点的控制下将第一时钟信号端的第一时钟信号通过所述输出信号端输出；
[0039]第三阶段，所述第二节点控制模块在复位信号端的复位信号和第二时钟信号端的第二时钟信号控制下将所述第一控制节点的电压与所述第一电平端的第一电压拉齐，所述第二节点控制模块在第二时钟信号端的第二时钟信号控制下将所述输出信号端的电压与所述第一电平端的第一电压拉齐。
[0040]可选的，所述第一节点控制模块包括:第一晶体管、第二晶体管和第一电容；
[0041]其中所述方法还包括:
[0042]在所述第一阶段，所述第一晶体管为导通状态，所述第二晶体管为导通状态，所述第一电容进行充电；
[0043]在所述第二阶段，所述第一晶体管为截止状态，所述第二晶体管为导通状态，所述第一电容保持高电平；
[0044]在所述第三阶段，所述第一晶体管为截止状态，所述第二晶体管为截止状态，所述第一电容进行放电。
[0045]可选的，所述第二节点控制模块包括:第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；
[0046]其中所述方法还包括:
[0047]在所述第一阶段，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为截止状态；
[0048]在所述第二阶段，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为截止状态；
[0049]在所述第三阶段，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为导通状态，第六晶体管为导通状态，第七晶体管为截止状态，第八晶体管为导通状态。
[0050]可选的，所述第二节点控制模块还包括:第九晶体管；
[0051]在所述第一阶段，第九晶体管为截止状态；
[0052]在所述第二阶段，第九晶体管为导通状态；
[0053]在所述第三阶段，第九晶体管为截止状态。
[0054]可选的，所述第二节点控制模块还包括:第九晶体管、第十晶体管、第十一晶体管、第十二晶体管；
[0055]在所述第一阶段，第九晶体管为截止状态，第十晶体管为导通状态，第十一晶体管为截止状态，第十二晶体管为截止状态；
[0056]在所述第二阶段，第九晶体管为导通状态，第十晶体管为导通状态，第十一晶体管为截止状态，第十二晶体管为截止状态；
[0057]在所述第三阶段，第九晶体管为截止状态，第十晶体管为截止状态，第十一晶体管为截止状态，第十二晶体管为截止状态。
[0058]第五方面，提供一种GOA单元的驱动方法，第一阶段，第一节点控制模块在输入信号端的输入信号控制下将所述第一控制节点的电压与所述输入信号端的输入信号拉齐，第二节点控制模块在第三时钟信号端的第三时钟信号控制下将输出信号端的电压与第一电平端的第一电压拉齐；
[0059]第二阶段，所述第一节点控制模块在第一控制节点的控制下将第一时钟信号端的第一时钟信号通过所述输出信号端输出；
[0060]第三阶段所述第二节点控制模块在第二时钟信号端的第二时钟信号和第一控制节点的电压控制下将所述第二时钟信号端的电压与所述第一电平端的第一电压拉齐；
[0061]第四阶段，所述第二节点控制模块在复位信号端的复位信号控制下将所述第一控制节点的电压与所述第一电平端的第一电压拉齐，所述第二节点控制模块在第三时钟信号端的第三时钟信号的控制下将所述输出信号端的电压与所述第一电平端的第一电压拉齐。
[0062]可选的，所述第一节点控制模块包括:第一晶体管、第二晶体管、和第一电容；
[0063]其中所述方法还包括:
[0064]在所述第一阶段，所述第一晶体管为导通状态，所述第二晶体管为导通状态，所述第一电容进行充电；
[0065]在所述第二阶段，所述第一晶体管为截止状态，所述第二晶体管为导通状态，所述第一电容保持高电平；
[0066]在所述第三阶段，所述第一晶体管为截止状态，所述第二晶体管为导通状态，所述第一电容保持高电平；
[0067]在所述第四阶段，所述第一晶体管为截止状态，所述第二晶体管为截止状态，所述第一电容进行放电。
[0068]可选的，所述第二节点控制模块包括:第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；
[0069]其中所述方法还包括:
[0070]在所述第一阶段，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为截止状态；
[0071]在所述第二阶段，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为截止状态；
[0072]在所述第三阶段，第三晶体管为导通状态，第四晶体管为导通状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为截止状态；
[0073]在所述第四阶段，第三晶体管为截止状态，第四晶体管为截止状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为导通状态。
[0074]可选的，所述第二节点控制模块还包括:第九晶体管；
[0075]在所述第一阶段，第九晶体管为截止状态；
[0076]在所述第二阶段，第九晶体管为导通状态；
[0077]在所述第三阶段，第九晶体管为截止状态；
[0078]在所述第四阶段，第九晶体管为截止状态。
[0079]可选的，所述第二节点控制模块还包括:第九晶体管、第十晶体管、第十一晶体管、第十二晶体管；
[0080]在所述第一阶段，第九晶体管为截止状态，第十晶体管为导通状态，第十一晶体管为截止状态，第十二晶体管为截止状态；
[0081]在所述第二阶段，第九晶体管为导通状态，第十晶体管为导通状态，第十一晶体管为截止状态，第十二晶体管为截止状态；
[0082]在所述第三阶段，第九晶体管为截止状态，第十晶体管为导通状态，第十一晶体管为截止状态，第十二晶体管为截止状态；
[0083]在所述第四阶段，第九晶体管为截止状态，第十晶体管为截止状态，第十一晶体管为截止状态，第十二晶体管为截止状态。
[0084]上述的GOA单元包括:第一节点控制模块和第二节点控制模块，通过将第一节点控制模块和第二节点控制模块集成在显示面板的阵列基板上，在每个GOA单元中仅用第一节点控制模块和第二节点控制模块向像素电路中对应像素行的栅线提供信号，相比于传统的GOA单元，本发明实施例的GOA单元结构简单，进而简化了 GOA电路的结构，从而可以从材料和制作工艺两方面降低产品成本。

【专利附图】

【附图说明】
[0085]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0086]图1为本发明实的施例提供的GOA单元示意性结构图；
[0087]图2为本发明实的施例提供的GOA单元结构电路图；
[0088]图3为本发明实的施例提供的图2所示的GOA单元结构电路图的信号时序状态示意图；
[0089]图4为本发明实的施例提供的另一种图2所示的GOA单元结构电路图的信号时序状态不意图；
[0090]图5为本发明实的施例提供的另一种GOA单元结构电路图；
[0091]图6为本发明实的施例提供的图5所示的GOA单元结构电路图的信号时序状态示意图；
[0092]图7为本发明实的施例提供的另一种图5所示的GOA单元结构电路图的信号时序状态不意图；
[0093]图8为本发明实的施例提供的又一种GOA单元结构电路图；
[0094]图9为本发明实的施例提供的一种图2所示的GOA单元结构电路图的信号时序状态不意图；
[0095]图10为本发明实的施例提供的另一种图8所示的GOA单元结构电路图的信号时序状态不意图；
[0096]图11为本发明实的施例提供的GOA电路示意性结构图；
[0097]图12为本发明实的施例提供的另一种GOA电路示意性结构图；
[0098]图13为本发明实的施例提供的一种GOA单元的驱动方法示意性流程图；
[0099]图14为本发明实的施例提供的另一种GOA单元的驱动方法示意性流程图。

【具体实施方式】
[0100]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0101]本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中源极称为第一端，漏极称为第二端。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外本发明实施例所采用的开关晶体管包括P型开关晶体管和N型开关晶体管两种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管为在栅极为高电平时导通，在栅极为低电平时截止；驱动晶体管包括P型和N型，其中P型驱动晶体管在栅极电压为低电平(栅极电压小于源极电压)，且栅极源极的压差的绝对值大于阈值电压时处于放大状态或饱和状态；其中N型驱动晶体管的栅极电压为高电平(栅极电压大于源极电压)，且栅极源极的压差的绝对值大于阈值电压时处于放大状态或饱和状态。
[0102]参照图1所示，本发明的实施例提供一种GOA单元，包括:第一节点控制模块11和第二节点控制模块12 ；
[0103]所述第一节点控制模块11连接第一控制节点PU、输入信号端Input、第一时钟信号端CLKl和输出信号端Output，用于在所述输入信号端Input的控制下将输入信号端Input的输入电压输入第一控制节点PU，所述第一节点控制模块21还用于在所述第一控制节点PU的控制下将所述第一时钟信号端CLKl的第一时钟信号通过所述输出信号端Output输出；
[0104]所述第二节点控制模块12连接复位信号端Reset、第二时钟信号端CLK2、第三时钟信号端CLK3、第一电平端Vss、输出信号端Output和所述第一控制节点PU,用于在所述复位信号端Reset的复位信号和第二时钟信号端CLK2的第二时钟信号控制下将所述第一控制节点PU与所述第一电平端Vss的第一电压拉齐，所述第二节点控制模块22还用于在第一控制节点PU、第二时钟信号端CLK2的第二时钟信号和第三时钟信号端CLK3的第三时钟信号控制下将所述输出信号端Output的电压与所述第一电平端Vss的第一电压拉齐。
[0105]上述的GOA单元包括:第一节点控制模块和第二节点控制模块，通过将第一节点控制模块和第二节点控制模块集成在显示面板的阵列基板上，在每个GOA单元中仅用第一节点控制模块和第二节点控制模块向像素电路中对应像素行的栅线提供信号，相比于传统的GOA单元，本发明实施例的GOA单元结构简单，进而简化了 GOA电路的结构，从而可以从材料和制作工艺两方面降低产品成本。
[0106]具体的，参照图2所示，所述第一节点控制模块11包括:第一晶体管Tl、第二晶体管T2和第一电容Cl。
[0107]所述第一晶体管Tl的栅极连接所述第一晶体管Tl的第一端，所述第一晶体管Tl的第一端连接所述输入信号端Input，所述第一晶体管Tl的第二端连接所述第一控制节点PU。
[0108]所述第二晶体管T2的栅极连接所述第一控制节点PU，所述第二晶体管T2的第一端连接所述第一时钟信号端CLK1，所述第二晶体管T2的第二端连接所述输出信号端Output0
[0109]所述第一电容Cl的第一极连接所述第一控制节点PU，所述第一电容Cl的第二极连接所述输出信号端Output。
[0110]所述第二节点控制模块12包括:第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6第七晶体管T7和第八晶体管T8。
[0111]所述第三晶体管T3的栅极连接所述第三晶体管T3的第一端，所述第三晶体管T3的第一端连接第二时钟信号端CLK2，所述第三晶体管T3的第二端连接所述第四晶体管T4
的第一端。
[0112]所述第四晶体管T4的栅极连接所述第一控制节点PU，所述第四晶体管T4的第二端连接所述第一电平端Vss。
[0113]所述第五晶体管T5的栅极连接第三晶体管T3的第二端，所述第五晶体管T5的第一端连接所述第一控制节点PU，所述第五晶体管T5的第二端连接所述第一电平端Nss0
[0114]所述第六晶体管T6的栅极连接第三晶体管T3的第二端，所述第六晶体管T6的第一端连接所述输出信号端Output，所述第六晶体管T6的第二端连接所述第一电平端Vss。
[0115]所述第七晶体管T7的栅极连接所述第三时钟信号端CLK3，所述第七晶体管T7的第一端连接所述输出信号端Output，所述第七晶体管T7的第二端连接所述第一电平端Vss0
[0116]所述第八晶体管T8的栅极连接所述复位信号端Reset，所述第八晶体管T8的第一端连接所述第一控制节点PU，所述第八晶体管T8的第二端连接所述第一电平端Vss。
[0117]上述GOA单元由8个晶体管和I个电容组成，相比于现有技术中由12个晶体管I个电容组成的12T1C GOA单元结构，简化了 GOA单元的结构，进而简化了 GOA电路的结构，从而可以从材料和制作工艺两方面降低产品成本；此外，能够减少GOA单元在显示面板中占用的布线空间，从而更适应显示面板窄边框的需求。
[0118]以下,参照图3所示的信号时序状态示意图,对图2对应的GOA单元的工作原理进行说明，其中，在图2中以所有开关晶体管均为高电平导通的N型晶体管为例进行说明，以第三晶体管T3的第二端连接第二控制节点PDl为例进行说明；图3中示出了第一时钟信号端CLKl的第一时钟信号clockl、第二时钟信号端CLK2的第二时钟信号clock2、第三时钟信号端CLK3的第三时钟信号clock3、输入信号端Input的输入信号、第一控制节点的信号、第二控制节点HH的信号、输出信号端Output的输出信号及复位信号端Reset的复位信号的时序状态，其中第一电平端Vss提供第一电压，示例性的第一电平为低电平，第一电平端Nss也可以提供接地电压。如图3所示，提供六个时序状态，包括:tl、t2、t3、t4、t5、t6 ；
[0119]tl 阶段，CLKl、CLK2、Reset 为低电平，CLK3 和 Input 为高电平，T1、T2、T4 和 Τ7 导通，Τ3、Τ5、Τ6和Τ8截止，此阶段，Cl通过Tl接入输入信号进行充电，PU为高电平；PD1通过T4接入第一电平,PDl为低电平；0utput通过T7接入第一电平端Vss,使Output输出电压为0，从而保证了输出信号的稳定性。
[0120]t2 阶段，CLK2、CLK3、Input、Reset 为低电平，CLKl 为高电平，T2、T4 导通，Τ1、Τ5、Τ3、Τ6、Τ7和Τ8截止，此阶段，PU由于自举效应(英文bootstrapping)，所以保持高电平，T2和T4导通；PD1通过T4接入第一电平，PDl为低电平，所以T5和T6截止；CLK1通过T2向Output输入第一时钟信号。
[0121]t3 阶段，CLKU CLK3、Input 为低电平，CLK2、Reset 为高电平，T3、T5、T6 和 T8 导通，Tl、T2、T4和T7截止，此阶段，CLK2通过T3向第二控制节点PDl输入高电平信号，PDl为高电平，所以T5和T6导通，Reset向T8的栅极输入高电平信号，T8导通；C1通过T5和T8接入第一电压进行放电，I3U为低电平，T2、T4截止；0utput通过T6接入第一电压。
[0122]t4 阶段，CLKU CLK2、Input 和 Reset 为低电平，CLK3 为高电平，T7 导通，Tl、T2、T3、T4、T5、T6、T8截止，此阶段，Output通过T7接入第一电压。
[0123]t5阶段，CLK2、CLK3、Input和Reset为低电平，CLKl为高电平，此阶段中所有晶体均截止，CLKl的高电平信号不会传输到Output, Output保持低电平。
[0124]t6 阶段，CLKU CLK3、Input 和 Reset 为低电平，CLK2 为高电平，T5、T6 导通，Tl、T2、T3、T4、T7、T8截止，此阶段，Output通过T6接入第一电压，Cl通过T5接入第一电压进行放电，PU为低电平。
[0125]进一步的，其中以tl阶段开始到本级GOA单元的Input再次输入高电平作为本级GOA单元的一个完整工作周期，则在上述t6阶段之后本级GOA单元的一个工作周期中还可能包括更多阶段这是由GOA电路扫描的行数所决定的，但在t6之后本级GOA单元的Input再次输入的高电平之前，本级GOA单元的Input和Reset保持低电平，本级GOA单元中各个晶体管的状态随着CLK1、CLK2、CLK3的时钟信号周期性变化，本级GOA单元中各个晶体管的状态依次重复t4、t5、t6阶段GOA单元中各个晶体管的状态。
[0126]由上述GOA单元工作原理可以看出，Tl只在Input高电平时导通，Input在一个工作周期中只有一个阶段(tl)为高电平；T2和T4只在PU高电平时导通，而PU在一个工作周期中只有两个阶段(tl和t2)为高电平；T8只在Reset高电平时导通，Reset在一个工作周期中只有一个阶段(t3)为高电平；T3只在CLK2高电平时导通；Τ5和Τ6只在CLK2高电平且I3U低电平时导通；Τ7只在CLK3高电平时导通，而CLK2、CLK3输入的脉冲为占空比为1:2的周期信号；所以上述GOA单元中的所有晶体管中最大导通时间为一个工作周期的1/3，从而可以提高GOA单元的使用寿命。
[0127]进一步的，本发明实施提供另一种时序状态示意图对图2所示的GOA单元工作原理进行所说明。其中，在图2中以所有开关晶体管均为高电平导通的N型晶体管为例进行说明，以第三晶体管T3的第二端连接第二控制节点PDl为例进行说明；图4中包含示出了第一时钟信号端CLKl的第一时钟信号clockl、第二时钟信号端CLK2的第二时钟信号clock2、第三时钟信号端CLK3的第三时钟信号clock3、输入信号端Input的输入信号、第一控制节点PU的信号、第二控制节点PDl的信号、输出信号端Output的输出信号及复位信号端Reset的复位信号的时序状态，其中第一电平端提供第一电压，示意性的第一电平端Vss也可提供接地电压。即为O。如图4所示,提供七个时序状态,包括:tl、t2、t3、t4、t5、t6、t7 ；
[0128]tl 阶段，CLKl、CLK2、Reset 为低电平，CLK3 和 Input 为高电平，T1、T2、T4 和 Τ7 导通，Τ3、Τ5、Τ6和Τ8截止，此阶段，Cl通过Tl接入输入信号进行充电，PU为高电平；PD1通过T4接入的第一电压，PDl为低电平；0utput通过T7接入第一电压，使Output输出电压为O,从而保证了输出信号的稳定性。
[0129]t2 阶段，CLK2、CLK3、Input、Reset 为低电平，CLKl 为高电平，T2、T4 导通，Τ1、Τ5、Τ3、Τ6、Τ7和Τ8截止，此阶段，PU由于自举效应(英文bootstrapping)，所以保持高电平，T2和T4导通；PD1通过T4接入第一电压，PDl为低电平，所以T5和T6截止；CLK1通过T2向Output输入第一时钟信号。
[0130]t3 阶段，CLKU CLK3、Input、Reset 为低电平，CLK2 为高电平，T2、T3 和 T4 导通，Tl、T5、T6、T7和T8截止，此阶段，CLK2通过T3、T4接入第一电压。
[0131]t4 阶段，CLKU CLK2 和 Input 为低电平，CLK3、Reset 为高电平，T7、T8 导通，Tl、T2、T3、T4、T5、T6截止，此阶段，Output通过T7接入第一电压，Cl通过T8接入第一电压进行放电，PU电压被拉低。
[0132]t5阶段，CLK2、CLK3、Input和Reset为低电平，CLKl为高电平，此阶段中所有晶体均截止，CLKl的高电平信号不会传输到Output, Output保持低电平。
[0133]t6 阶段，CLKU CLK3、Input 和 Reset 为低电平，CLK2 为高电平，T5、T6 导通，Tl、T2、T3、T4、T7、T8截止，此阶段，Output通过T6接入第一电压，Cl通过T5接入第一电压进行放电，PU为低电平。
[0134]t7 阶段，CLKU CLK2、Reset 和 Input 为低电平，CLK3 为高电平，T7 导通，Tl、T2、T3、T4、T5、T6、T8截止，此阶段，Output通过T7接入第一电压。
[0135]进一步的，其中以tl阶段开始到本级GOA单元的Input再次输入高电平作为本级GOA单元的一个完整工作周期，则在上述t7阶段之后本级GOA单元的一个工作周期中还可能包括更多阶段这是由GOA电路扫描的行数所决定的，但在t7之后本级GOA单元的Input再次输入的高电平之前，本级GOA单元的Input和Reset保持低电平，本级GOA单元中各个晶体管的状态随着CLK1、CLK2、CLK3的时钟信号周期性变化，本级GOA单元中各个晶体管的状态依次重复t5、t6、t7阶段GOA单元中各个晶体管的状态。
[0136]由上述GOA单元工作原理可以看出，Tl只在Input高电平时导通，Input在一个工作周期中只有一个阶段(tl)为高电平；T2和T4只在PU高电平时导通，而PU在一个工作周期中只有两个阶段(tl、t2和t3)为高电平；T8只在Reset高电平时导通，Reset在一个工作周期中只有一个阶段(t4)为高电平；T3、T5和Τ6只在CLK2高电平时导通；Τ7只在CLK3高电平时导通，而CLK2、CLK3输入的脉冲均为占空比为1:2的周期信号；所以上述GOA单元中的所有晶体管中最大导通时间为一个工作周期的1/3，所以可以提高GOA单元的使用寿命。
[0137]参照图5所示，本发明一实施例提供一种GOA单元，包括:第一节点控制模块11和第二节点控制模块12 ；
[0138]所述第一节点控制模块11包括:第一晶体管Tl、第二晶体管T2和第一电容Cl ；
[0139]其中，Tl、T2和Cl的连接方式可参照上述图2所示实施例中Tl、T2和Cl的连接方式，在此本文不再赘述。
[0140]所述第二节点控制模块12包括:第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6第七晶体管T7和第八晶体管T8。
[0141]其中，T3、T4、T5、T6、T7和Τ8的连接方式也可参照上述图2所示实施例中Τ3、Τ4、Τ5、Τ6、Τ7和Τ8的连接方式，在此本文不再赘述。
[0142]进一步的，所述第二节点控制模块12还连接第一时钟信号端CLK1，所述第二节点控制模块12还包括:第九晶体管T9 ；
[0143]所述第九晶体管T9的栅极连接所述第九晶体管T9的第一端，所述第九晶体管T9的第一端连接所述第一时钟信号端CLK1，所述第九晶体管T9的第二端连接第三晶体管Τ3
的第二端。
[0144]上述GOA单元由9个晶体管和I个电容组成，相比于现有技术中由12个晶体管I个电容组成的12T1C GOA单元结构，简化了 GOA单元的结构，进而简化了 GOA电路的结构，从而可以从材料和制作工艺两方面降低产品成本；此外，能够减少GOA单元在显示面板中占用的布线空间，从而更适应显示面板窄边框的需求。
[0145]以下，参照图6所示的时序状态示意图,对图5对应的GOA单元的工作原理进行说明，其中，在图5中以所有开关晶体管均为高电平导通的N型晶体管为例进行说明，以第三晶体管Τ3的第二端连接第二控制节点PDl为例进行说明；图6中包含第一时钟信号端CLKl的第一时钟信号clockl、第二时钟信号端CLK2的第二时钟信号clock2、第三时钟信号端CLK3的第三时钟信号clock3、输入信号端Input的输入信号、第一控制节点的信号、第二控制节点PDl的信号、输出信号端Output的输出信号及复位信号端Reset的复位信号的时序状态，其中第一电平端Vss的第一电压为低电平，示意性的第一电平端Vss也可以提供接地电压。如图6所示，提供六个时序状态，包括:tl、t2、t3、t4、t5、t6 ；
[0146]tl 阶段，CLKU CLK2、Reset 为低电平，CLK3 和 Input 为高电平，Tl、T2、T4 和 T7导通，T3、T5、T6、T8和T9截止，此阶段，Cl通过Tl接入输入信号进行充电，PU为高电平；PDl通过T4接入第一电压,PDl为低电平；0utput通过T7接地接入第一电压，使Output输出电压为0，从而保证了输出信号的稳定性。
[0147]t2 阶段，CLK2、CLK3、Input、Reset 为低电平，CLKl 为高电平，T2、T4 和 T9 导通，T1、T3、T5、T6、T7和Τ8截止，此阶段，PU由于自举效应(英文:bootstrapping)，所以保持高电平，T2和T4导通；PD1通过T4接入第一电压，PDl为低电平，所以T5和T6截止；CLK1通过T2向Output输入第一时钟信号。
[0148]t3 阶段，CLKU CLK3、Input 为低电平，CLK2、Reset 为高电平，T3、T5、T6 和 T8 导通，Tl、T2、T4、T7和T9截止，此阶段，CLK2通过T3向第二控制节点PDl输入高电平信号，PDl为高电平，所以T5和T6导通，Reset高电平，T8导通；C1通过T5和T8接入第一电压进行放电，PU为低电平，T2、T4截止；Output通过T6接入第一电压。
[0149]t4 阶段，CLKU CLK2、Input 和 Reset 为低电平，CLK3 为高电平，T7 导通，Tl、T2、T3、T4、T5、T6、T8、T9截止，此阶段，Output通过T7接入第一电压。
[0150]t5 阶段，CLK2、CLK3、Input 和 Reset 为低电平，CLKl 为高电平，T9、T5、T6 导通，T1、T2、T3、T4、T7、T8，此阶段，由Τ2截止，所以CLKl的高电平信号不会传输到Output，Cl通过T5接入第一电压进行放电，PU为低电平，Output通过T6接入第一电压。
[0151]t6 阶段，CLKU CLK3、Input 和 Reset 为低电平，CLK2 为高电平，T5、T6 导通，Tl、T2、T3、T4、T7、T8截止，此阶段，Cl通过Τ5接入第一电压进行放电，I3U为低电平，Output通过T6接入第一电压。
[0152]进一步的，其中以tl阶段开始到本级GOA单元的Input再次输入高电平作为本级GOA单元的一个完整工作周期，则在上述t6阶段之后本级GOA单元的一个工作周期中还可能包括更多阶段这是由GOA电路扫描的行数所决定的，但在t6之后本级GOA单元的Input再次输入的高电平之前，本级GOA单元的Input和Reset保持低电平，本级GOA单元中各个晶体管的状态随着CLK1、CLK2、CLK3的时钟信号周期性变化，本级GOA单元中各个晶体管的状态依次重复t4、t5、t6阶段GOA单元中各个晶体管的状态。
[0153]上述实施例中，增加了第九晶体管T9，在该GOA单元没有输出且CLKl为高电平时，使第五晶体管T5和第六晶体管T6导通，进一步可以将第一电平端的第一电压与第一控制节点拉齐，还可以将输出信号端的电压与第一电平端的第一电压拉齐，保证输出信号的稳定性。
[0154]进一步的，本发明实施提供另一种时序状态示意图对图5所示的GOA单元工作原理进行所说明。其中，在图5中以所有开关晶体管均为高电平导通的N型晶体管为例进行说明，以第三晶体管T3的第二端连接第二控制节点PDl进行说明；图7中包含第一时钟信号端CLKl的第一时钟信号clockl、第二时钟信号端CLK2的第二时钟信号clock2、第三时钟信号端CLK3的第三时钟信号clock3、输入信号端Input的输入信号、第一控制节点的信号、第二控制节点HH的信号、输出信号端Output的输出信号及复位信号端Reset的复位信号的时序状态，其中第一电平端Vss提供第一电压，示意性的第一电平端Vss也可以提供接地电压。如图7所示,提供七个时序状态,包括:tl、t2、t3、t4、t5、t6、t7 ；
[0155]tl 阶段，CLKU CLK2、Reset 为低电平，CLK3 和 Input 为高电平，Tl、T2、Τ4 和 Τ7导通，Τ3、Τ5、Τ6、Τ8和T9截止，此阶段，Cl通过Tl接入输入信号进行充电，PU为高电平；PDl通过Τ4接入第一电压，PDl为低电平；0utput通过T7接入第一电压，使Output输出电压为0，从而保证了输出信号的稳定性。
[0156]t2 阶段，CLK2、CLK3、Input、Reset 为低电平，CLKl 为高电平，T2、T4 和 T9 导通，T1、T3、T5、T6、T7和Τ8截止，此阶段，PU由于自举效应(英文:bootstrapping)，所以保持高电平，T2和T4导通；PD1通过T4接入第一电压，PDl为低电平，所以T5和T6截止；CLK1通过T2向Output输入第一时钟信号。
[0157]t3 阶段，CLKU CLK3、Input、Reset 为低电平，CLK2 为高电平，T2、T3 和 T4 导通，T1、T5、T6、T7、T8和T9截止，此阶段，CLK2通过Τ3、Τ4接入第一电压。
[0158]t4 阶段，CLKU CLK2 和 Input 为低电平，CLK3、Reset 为高电平，T7、T8 导通，Tl、T2、T3、T4、T5、T6、T9截止，此阶段，Output通过T7接入第一电压，Cl通过T8接入第一电压进行放电，PU为低电平。
[0159]t5 阶段，CLK2、CLK3、Input 和 Reset 为低电平，CLKl 为高电平，T9、T5、T6 导通，T1、T2、T3、T4、T7、T8，此阶段，由于Τ2截止，所以CLKl的高电平信号不会传输到Output，Cl依次通过T5接入第一电压进行放电，PU为低电平，Output通过T6接入第一电压。
[0160]t6 阶段，CLKU CLK3、Input 和 Reset 为低电平，CLK2 为高电平，T5、T6 导通，Tl、T2、T3、T4、T7、T8截止，此阶段，Cl通过T5接入第一电压进行放电，PU为低电平。Output通过T6接入第一电压，
[0161]t7 阶段，CLKU CLK2、Reset 和 Input 为低电平，CLK3 为高电平，T7 导通，Tl、T2、T3、T4、T5、T6、、T8、T9截止，此阶段，Output通过T7接入第一电压。
[0162]进一步的，其中以tl阶段开始到本级GOA单元的Input再次输入高电平作为本级GOA单元的一个完整工作周期，则在上述t7阶段之后本级GOA单元的一个工作周期中还可能包括更多阶段这是由GOA电路扫描的行数所决定的，但在t7之后本级GOA单元的Input再次输入的高电平之前，本级GOA单元的Input和Reset保持低电平，本级GOA单元中各个晶体管的状态随着CLK1、CLK2、CLK3的时钟信号周期性变化，本级GOA单元中各个晶体管的状态依次重复t5、t6、t7阶段GOA单元中各个晶体管的状态。
[0163]上述实施例中，增加了第九晶体管T9，在该GOA单元没有输出且CLKl为高电平时，使第五晶体管T5和第六晶体管T6导通，可以将第一电平端输出的第一电压与第一控制节点拉齐，还可以将输出信号端的电压与第一电平端的第一电压拉齐，保证了输出信号的稳定。
[0164]参照图8所示，本发明一实施例提供一种GOA单元，包括:第一节点控制模块11和第二节点控制模块12 ；
[0165]所述第一节点控制模块11包括:第一晶体管Tl、第二晶体管T2和第一电容Cl ；
[0166]其中，Tl、T2和Cl的连接方式可参照上述图2所示实施例中Tl、T2和Cl的连接方式，在此本文不再赘述。
[0167]所述第二节点控制模块12包括:第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8和第九晶体管T9。
[0168]其中，T3、T4、T5、T6、T7和Τ8的连接方式也可参照上述图2所示实施例中Τ3、Τ4、Τ5、Τ6、Τ7和Τ8的连接方式，在此本文不再赘述。
[0169]进一步的，所述第二节点控制模块12还连接第一时钟信号端CLK1，所述第二节点控制模块12还包括:第九晶体管T9、第十晶体管Τ10、第十一晶体管TH、第十二晶体管Τ12 ；
[0170]所述第九晶体管T9的栅极连接所述第九晶体管T9的第一端，所述第九晶体管T9的第一端连接所述第一时钟信号端CLK1，所述第九晶体管T9的第二端连接所述第十晶体管TlO的第一端。
[0171]所述第十晶体管TlO的栅极连接所述第一控制节点PU，所述第十晶体管TlO的第一端连接所述第十一晶体管Tll的栅极，所述第十晶体管TlO的第二端连接所述第一电平端 Vss0
[0172]所述第十一晶体管Tll的栅极连接所述第十二晶体管Τ12的栅极，所述第十一晶体管Tll的第一端连接所述第一控制节点PU，所述第十一晶体管Tll的第二端连接所述第一电平端Vss。
[0173]所述第十二晶体管T12的第一端连接所输出信号端Output，所述第十二晶体管T12的第二端连接所述第一电平端Vss。
[0174]上述的GOA单元包括:第一节点控制模块和第二节点控制模块，通过将第一节点控制模块和第二节点控制模块集成在显示面板的阵列基板上，在每个GOA单元中仅用第一节点控制模块和第二节点控制模块向像素电路中对应像素行的栅线提供信号，相比于传统的GOA电路，本发明实施例简化了 GOA电路的结构，从而可以从材料和制作工艺两方面降低产品成本。
[0175]以下，参照图9所示的信号时序状态示意图,对图8对应的GOA单元的工作原理进行说明，其中，在图8中以所有开关晶体管均为高电平导通的N型晶体管为例进行说明，以第三晶体管T3的第二端连接第二控制节点HH，第九晶体管T9的第二端连接第三控制节点TO2，为例进行说明；图9中包含第一时钟信号端CLKl的第一时钟信号clockl、第二时钟信号端CLK2的第二时钟信号clock2、第三时钟信号端CLK3的第三时钟信号clock3、输入信号端Input的输入信号、第一控制节点PU、第一控制节点HH的信号、第三控制节点TO2的信号、输出信号端Output及复位信号端Reset的复位信号的时序状态，其中第一电平端Vss提供第一电压，示意性的第一电平端Vss也可以提供接地电压。如图9所示，提供六个时序状态，包括:tl、t2、t3、t4、t5、t6 ；
[0176]tl 阶段，CLKU CLK2、Reset 为低电平，CLK3 和 Input 为高电平，Tl、T2、T4、T7 和TlO导通，T3、T5、T6、T8、T9、T11和Τ12截止，此阶段，Cl通过Tl接入输入信号进行充电，I3U为高电平，所以Τ2、Τ4和TlO导通；PD1通过T4接入第一电压，PDl为低电平，所以T5和T6截止；PD2通过TlO接入第一电压，PD2为低电平，所以Tll和T12截止；0utput通过T7接地接入第一电压，使Output输出电压为0，从而保证了输出信号的稳定性。
[0177]t2 阶段，CLK2、CLK3、Input、Reset 为低电平，CLKl 为高电平，T2、T4、T9 和TlO导通，Tl、T3、T5、T6、T7、T8、Tll和T12截止，此阶段，I3U由于自举效应(英文:bootstrapping)，所以保持高电平，T2、T4和TlO导通；PD1通过T4接入第一电压，PDl为低电平，所以T5和T6截止；PD2通过TlO接入第一电压，PD2为低电平，所以Tll和T12截止；CLK1通过T2向Output输入第一时钟信号。
[0178]t3 阶段，CLKU CLK3、Input 为低电平，CLK2、Reset 为高电平，T3、T5、T6 和 T8 导通，Tl、T2、T4、T7、T9、T10、Tll和T12截止，此阶段，CLK2通过T3向第二控制节点PDl输入高电平信号，PDl为高电平，所以T5和T6导通，Reset向T8的栅极输入高电平信号，T8导通；C1通过T5和T8接入第一电压进行放电，PU为低电平，T2、T4截止；0utput通过T6
接入第一电压。
[0179]t4 阶段，CLKU CLK2、Input 和 Reset 为低电平，CLK3 为高电平，T7 导通，Tl、T2、T3、T4、T5、T6、T8、T9、T10、T1UT12 截止，此阶段，Output 通过 T7 接入第一电压。
[0180]t5 阶段，CLK2、CLK3、Input 和 Reset 为低电平，CLKl 为高电平，T9、T11、T12 导通，Tl、Τ2、Τ3、Τ4、Τ5、Τ6、Τ7、Τ8、Τ10，此阶段，由Τ2截止，所以CLKl的高电平信号不会传输到Output, Output保持t4阶段的低电平，Cl通过Tll接入第一电压进行放电，,PU为低电平Output通过T12接入第一电压。
[0181]t6 阶段，CLKU CLK3、Input 和 Reset 为低电平，CLK2 为高电平，T5、T6 导通，Tl、T2、Τ3、Τ4、Τ7、Τ8、T9、Τ10、Til、Τ12截止，此阶段，Cl通过Τ5接入第一电压进行放电，PU为低电平，Output通过T6接入第一电压。
[0182]进一步的，其中以tl阶段开始到本级GOA单元的Input再次输入高电平作为本级GOA单元的一个完整工作周期，则在上述t6阶段之后本级GOA单元的一个工作周期中还可能包括更多阶段这是由GOA电路扫描的行数所决定的，但在t6之后本级GOA单元的Input再次输入的高电平之前，本级GOA单元的Input和Reset保持低电平，本级GOA单元中各个晶体管的状态随着CLK1、CLK2、CLK3的时钟信号周期性变化，本级GOA单元中各个晶体管的状态依次重复t4、t5、t6阶段GOA单元中各个晶体管的状态。
[0183]由上述GOA单元工作原理可以看出，Tl只在Input高电平时导通，Input在一个工作周期中只有一个阶段(tl)为高电平；T2、TlO和T4只在PU高电平时导通，而PU在一个工作周期中只有两个阶段(tl和t2)为高电平；T8只在Reset高电平时导通；Reset在一个工作周期中只有一个阶段(t3)为高电平；T9、T11和Τ12只在CLKl高电平时导通；Τ3、Τ5和Τ6只在CLK2高电平时导通；Τ7只在CLK3高电平时导通，而CLK1、CLK2、CLK3输入的脉冲均为占空比为1:2的周期信号；所以上述GOA单元的所有晶体管中最大导通时间为一个工作周期的1/3，所以可以提高GOA单元的使用寿命。
[0184]进一步的，本发明实施提供另一种信号时序状态示意图对图8所示的GOA单元工作原理进行所说明。其中，在图8中以所有开关晶体管均为高电平导通的N型晶体管为例进行说明，以第三晶体管T3的第二端连接第二控制节点roi，以第九晶体管T9的第二端连接三控制节点PD2为例进行说明；图10中包含第一时钟信号端CLKl的第一时钟信号Iclockl、第二时钟信号端CLK2的第二时钟信号clock2、第三时钟信号端CLK3的第三时钟信号clock3、输入信号端Input、第一控制节点PU的信号、第二控制节点TOl的信号、第三控制节点TO2的信号、输出信号端Output及复位信号端Reset的信号时序状态，其中第一电平端Vss提供第一电压，示意性的第一电平端Vss也可以提供接地电压。如图10所示，提供七个时序状态，包括:tl、t2、t3、t4、t5、t6、t7 ；
[0185]tl 阶段，CLKU CLK2、Reset 为低电平，CLK3 和 Input 为高电平，Tl、T2、T4、T7 和TlO导通，T3、T5、T6、T8、T9、T11和Τ12截止，此阶段，Cl通过Tl接入输入信号进行充电，I3U为高电平，所以Τ2、Τ4和TlO导通；PD1通过T4接入第一电压，PDl为低电平，所以T5和T6截止；PD2通过TlO接入第一电压，PD2为低电平，所以Tll和T12截止；0utput通过T7接入第一电压,使Output输出电压为O,从而保证了输出信号的稳定性。
[0186]t2 阶段，CLK2、CLK3、Input、Reset 为低电平，CLKl 为高电平，T2、T4、T9 和TlO导通，Tl、T3、T5、T6、T7、T8、Tll和T12截止，此阶段，I3U由于自举效应(英文:bootstrapping)，所以保持高电平，T2、T4和TlO导通；PD1通过T4接入第一电压，PDl为低电平，所以T5和T6截止；PD2通过TlO接入第一电压，PD2为低电平，所以Tll和T12截止；CLK1通过T2向Output输入第一时钟信号。
[0187]t3 阶段，CLK1、CLK3、Input、Reset 为低电平，CLK2 为高电平，T2、T3、T4 和 TlO 导通，Tl、Τ5、Τ6、Τ7、Τ8、T9、Tll和Τ12截止，此阶段，CLK2依次通过Τ3、Τ4接入第一电压。
[0188]t4阶段，CLKU CLK2和Input为低电平，CLK3和Reset为高电平，T7和T8导通，Tl、T2、T3、T4、T5、T6、T9、T10、T1UT12 截止，此阶段，Output 通过 T7 接入第一电压，Cl 通过T8接入第一电压进行放电，PU电压被拉低。
[0189]t5 阶段，CLK2、CLK3、Input 和 Reset 为低电平，CLKl 为高电平，T9、T11、T12 导通，Tl、Τ2、Τ3、Τ4、Τ5、Τ6、Τ7、Τ8、Τ10，此阶段，由Τ2截止，所以CLKl的高电平信号不会传输到Output, Output保持t4阶段的低电平，Cl通过Tll接入第一电压进行放电，PU为低电平Output通过T12接入第一电压。
[0190]t6 阶段，CLKU CLK3、Input 和 Reset 为低电平，CLK2 为高电平，T5、T6 导通，Tl、T2、T3、T4、T7、T8、T9、T10、T1UT12截止，此阶段，Output通过T6接入第一电压，Cl通过T5接入第一电压进行放电，PU为低电平。
[0191]t7 阶段，CLKU CLK2、Reset 和 Input 为低电平，CLK3 为高电平，T7 导通，Tl、T2、T3、T4、T5、T6、T8、T9、T10、T1UT12 截止，此阶段，Output 通过 T7 接入第一电压。
[0192]进一步的，其中以tl阶段开始到本级GOA单元的Input再次输入高电平作为本级GOA单元的一个完整工作周期，则在上述t7阶段之后本级GOA单元的一个工作周期中还可能包括更多阶段这是由GOA电路扫描的行数所决定的，但在t7之后本级GOA单元的Input再次输入的高电平之前，本级GOA单元的Input和Reset保持低电平，本级GOA单元中各个晶体管的状态随着CLK1、CLK2、CLK3的时钟信号周期性变化，本级GOA单元中各个晶体管的状态依次重复t5、t6、t7阶段GOA单元中各个晶体管的状态。
[0193]由上述GOA单元工作原理可以看出，Tl只在Input高电平时导通，Input在一个工作周期中只有一个阶段(tl)为高电平；T2、TlO和T4只在PU高电平时导通，而PU在一个工作周期中只有三个阶段(tl、t2和t3)为高电平；T8只在Reset高电平时导通，Reset在一个工作周期中只有一个阶段(t4)为高电平；T9只在CLKl高电平时导通，Tll和T12只在CLKl高电平且I3U低电平时导通；Τ3只在CLK2高电平时导通；Τ5和Τ6只在CLK2高电平且PU低电平时导通；Τ7只在CLK3高电平时导通，而CLKl、CLK2、CLK3输出的脉冲均为占空比为1:2的周期信号；所以上述GOA单元中的所有晶体管中最大导通时间为一个工作周期的1/3，所以可以提闻GOA单兀的使用寿命。
[0194]本发明一实施例提供一种GOA电路,包括上述实施例中任一 GOA单兀。GOA电路可以为:图2、图5、图8任一实施例对应的GOA单元。
[0195]可选的，如图11所示，所述GOA电路包括:至少两个所述GOA单元；
[0196]其中，第I级GOA单元的输入信号端输入第一帧起始信号STV1，第I级GOA单元的复位信号端连接第2级GOA单元的输出信号端；
[0197]第η级GOA单元的输入信号端连接第η_1级GOA单元的输出信号端，第η级GOA单元的复位信号端连接第η+1级GOA单元的输出信号端，其中，η为正整数。
[0198]上述实施例中，GOA单元中Reset的时序信号对应图3、图6、图9所示时序信号示意图中Reset的时序信号，即Reset信号在t3阶段为高电平。
[0199]具体的，参照图11所示，该GOA电路包括若干个级联的GOA单元，其中，第一级GOA单元的输出端Output连接栅线0G1,第一级GOA单元的输出端Output同时连接第二级GOA单兀的输入端Input,第一级GOA单兀的输入信号端输入第一巾贞起始信号STV1,第一级GOA单元的复位信号端Reser连接第二级GOA单元的输出信号端；第二 GOA单元的输出端Output连接栅线0G2,第二级GOA单元的输出端Output同时连接第三级GOA单元的输入端Input,第二级GOA单元的复位信号端Reset连接第三级GOA单元的输出信号端,该GOA电路的其他的GOA单元依照此方式连接。
[0200]每个GOA单元都有一个第一时钟信号端CLK1、一个第二时钟信号端CLK2，一个第三时钟信号端CLK3及一个电平输入端；参照图11所示，通过三个系统的时钟信号clockl-3向GOA向每个GOA单元连接的三个时钟信号端提供时钟信号，其中第一级GOA单元的CLKl输入clockl，第一级GOA单元的CLK2输入clock2，第一级GOA单元的CLK3输入clock3，第二级GOA单元的CLKl输入clock2，第二级GOA单元的CLK2输入clock3，第二级GOA单元的CLK3输入clockl ;当该GOA电路还包括第三级GOA单元时，第三级GOA单元的CLKl输入clock3，第三级GOA单元的CLK2输入clockl，第三级GOA单元的CLK3输入clock2,当该GOA电路包括更多GOA单元时，对于第η级GOA单元，当η = 1+3χ(χ为正整数)，第η级GOA单元的各个时钟信号端输入与第I级GOA单元的各个时钟信号端输入相同的时钟信号；当η = 2+3χ(χ为正整数)，第η级GOA单元的各个时钟信号端输入与第2级GOA单元的各个时钟信号端输入相同的时钟信号；当η = 3+3χ (χ为正整数)，第η级GOA单元的各个时钟信号端输入与第3级GOA单元的各个时钟信号端输入相同的时钟信号；图11中以η = 1+3χ为例进行说明。
[0201]其中，系统时钟的时序状态参照图3、图6、图9所示，clockl、clock2和clock3的波形相同，clockl、clock2和clock3为占空比为1:2的时钟信号，clockl、clock2和clock3的每个周期均包含一个单脉冲，其中clockl的脉冲上升沿比clock2提前一个单脉冲宽度，clock2的脉冲上升沿比clock3提前一个单脉冲宽度，以上所述的各个脉冲均以相同脉冲宽度为例进行说明。
[0202]又可选的，如图12所示，所述GOA电路包括:至少三个GOA单元；
[0203]其中，第I级GOA单元的输入信号端输入第一帧起始信号STVl，第I级GOA单元的复位信号端连接第3级GOA单元的输出信号端；
[0204]第2n级GOA单元的输入信号端连接第2n_l级GOA单元的输出信号端，第2n级GOA单元的复位信号端连接第2n+2级GOA单元的输出信号端；
[0205]第2n+l级GOA单元的输入信号端连接第2n级GOA单元的输出信号端，第2n+l级GOA单元的复位信号端连接第2n+3级GOA单元的输出信号端，其中，η为正整数。
[0206]上述实施例中，GOA单元中Reset的时序信号对应图4、图7、图10所示的时序信号不意图中Reset的时序/[目号，即Reset彳目号在t4阶段为闻电平。
[0207]具体的，参照图12所示，该GOA电路包括若干个级联的GOA单元，其中，第一级GOA单元的输出端Output连接栅线0G1,第一级GOA单元的输出端Output同时连接第二级GOA单兀的输入端Input,第一级GOA单兀的输入信号端输入第一巾贞起始信号STV1,第一级GOA单元的复位信号端Reset连接第三级GOA单元的输出信号端；第二 GOA单元的输出端Output连接栅线0G2,第二级GOA单元的输出端Output同时连接第三级GOA单元的输入端Input,第二级GOA单元的复位信号端Reset连接第四级GOA单元的输出信号端；第三GOA单元的输出端Output连接栅线0G3,第三级GOA单元的输出端Output同时连接第四级GOA单元的输入端Input，第三级GOA单元的复位信号端Reset连接第五级GOA单元的输出信号端；该GOA电路的其他的GOA单元依照此方式连接。
[0208]每个GOA单元都有一个第一时钟信号端CLK1、一个第二时钟信号端CLK2，一个第三时钟信号端CLK3及一个电平输入端；参照图11所示，通过三个系统的时钟信号clockl-3向GOA向每个GOA单元连接的三个时钟信号端提供时钟信号，其中第一级GOA单元的CLKl输入clockl，第一级GOA单元的CLK2输入clock2，第一级GOA单元的CLK3输入clock3，第二级GOA单元的CLKl输入clock2，第二级GOA单元的CLK2输入clock3，第二级GOA单元的CLK3输入clockl ;第三级GOA单元的CLKl输入clock3，第三级GOA单元的CLK2输入clockl，第三级GOA单元的CLK3输入clock2，当该GOA电路包括更多GOA单元时，以后每3个连续的GOA单元如此循环，这里不再赘述，图12中以第2n级GOA单元与第一级GOA单元的连接方式相同为例进行说明。
[0209]其中，系统时钟的时序状态参照图4、图7、图10所示，clockl、clock2和clock3的波形相同，clockl、clock2和clock3为占空比为1:2的时钟信号，clockl、clock2和clock3的每个周期均包含一个单脉冲，其中clockl的脉冲上升沿比clock2提前一个单脉冲宽度，clock2的脉冲上升沿比clock3提前一个单脉冲宽度，以上所述的各个脉冲均以相同脉冲宽度为例进行说明。
[0210]上述实施例提供的GOA电路中的GOA单元包括:第一节点控制模块和第二节点控制模块，通过将第一节点控制模块和第二节点控制模块集成在显示面板的阵列基板上，在每个GOA单元中仅用第一节点控制模块和第二节点控制模块两个模块向像素电路中对应像素行的栅线提供信号，相比于传统的GOA电路，本发明实施例简化了 GOA电路的结构，从而可以从材料和制作工艺两方面降低产品成本。
[0211]本发明一实施例提供一种显不装置，包括上述实施例中任一种GOA电路。
[0212]另外，显示装置可以为:电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0213]上述实施例提供的显示装置中的GOA单元包括:集成在显示面板的阵列基板上的第一节点控制模块和第二节点控制模块，通过将第一节点控制模块和第二节点控制模块集成在显示面板的阵列基板上，可以省掉GOA电路的集成电路部分，相比于传统的栅极驱动，本发明实施例简化了 GOA电路的结构，从而可以从材料和制作工艺两方面降低产品成本。
[0214]本发明一实施例提供一种GOA单元的驱动方法，所述GOA单元的驱动方法用于图2、图5、图8任一实施例所对应的GOA单元；
[0215]参照图13所示，包括以下步骤:
[0216]S131、第一阶段，第一节点控制模块在输入信号端的输入信号控制下将所述第一控制节点的电压与所述输入信号端的输入信号拉齐，第二节点控制模块在第三时钟信号端的第三时钟信号控制下将输出信号端的电压与第一电平端的第一电压拉齐。
[0217]S132、第二阶段，所述第一节点控制模块在第一控制节点的控制下将第一时钟信号端的第一时钟信号通过所述输出信号端输出。
[0218]S133、第三阶段，所述第二节点控制模块在复位信号端和第二时钟信号端的第二时钟信号控制下将所述第一控制节点的电压与所述第一电平端的第一电压拉齐，所述第二节点控制模块在第二时钟信号端的第二时钟信号控制下将所述输出信号端的电压与所述第一电平端的第一电压拉齐。
[0219]进一步的，在上述第三阶段以后，所述GOA单元的驱动方法还包括:第四阶段、第五阶段、第六阶段，甚至更多阶段；在第四阶段，将所述第一电平端的第一电压通过所述输出信号端输出；在第五阶段，第一控制节点与输出信号端保持低电平；在第六阶段，将第一控制节点与第一电平端的第一电平拉齐，将第一电平端的第一电平在输出信号端输出，在第六阶段之后，在输入信号端Input的下一个高电平输入之前,Input和Reset均保持低电平，随着第三时钟信号端、第一时钟信号信号端、第二时钟信号端周期性输入的时钟脉冲，GOA单元中的晶体管依次重复第四阶段、第五阶段、第六阶段中GOA单元中晶体管的状态，直到第一阶段重新开始，第一阶段到下一个第一阶段之间称为GOA单元的一个工作周期。
[0220]上述实施例提供的GOA单元驱动方法在第一阶段通过第一节点控制模块将第一控制节点的电压与所述输入信号端的输入信号拉齐，通过第二节点控制模块将输出信号端的电压与第一电平端的第一电压拉齐，在第二阶段通过第一节点控制模块将第一时钟信号端的第一时钟信号通过输出信号端输出，在第三阶段通过第二节点控制模块将第一控制节点的电压与所述第一电平端的第一电压拉齐，将输出信号端的电压与第一电平端的第一电压拉齐，相比于传统的GOA单元，本发明实施例的GOA单元结构简单，进而简化了 GOA电路的结构，从而可以从材料和制作工艺两方面降低产品成本。
[0221]可选的，所述第一节点控制模块包括:第一晶体管、第二晶体管、和第一电容；
[0222]其中所述方法还包括:
[0223]在所述第一阶段，所述第一晶体管为导通状态，所述第二晶体管为导通状态，所述第一电容进行充电。
[0224]在所述第二阶段，所述第一晶体管为截止状态，所述第二晶体管为导通状态，所述第一电容保持高电平。
[0225]在所述第三阶段，所述第一晶体管为截止状态，所述第二晶体管为截止状态，所述第一电容进行放电。
[0226]可选的，所述第二节点控制模块包括:第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；
[0227]其中所述方法还包括:
[0228]在所述第一阶段，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为截止状态。
[0229]在所述第二阶段，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为截止状态。
[0230]在所述第三阶段，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为导通状态，第六晶体管为导通状态，第七晶体管为截止状态，第八晶体管为导通状态。
[0231]上述GOA单元的驱动方法的执行主体GOA单元由8个晶体管和I个电容组成，相比于现有技术中由12个晶体管I个电容组成的12T1CG0A单元结构，简化了 GOA单元的结构，进而简化了 GOA电路的结构，从而可以从材料和制作工艺两方面降低产品成本；此外，能够减少GOA单元在显示面板中占用的布线空间，从而更适应显示面板窄边框的需求。
[0232]进一步可选的，所述第二节点控制模块还包括:第九晶体管；
[0233]在所述第一阶段，第九晶体管为截止状态。
[0234]在所述第二阶段，第九晶体管为导通状态。
[0235]在所述第三阶段，第九晶体管为截止状态。
[0236]上述GOA单元的驱动方法的执行主体GOA单元，增加了第九晶体管在该GOA单元没有输出且第一时钟信号为高电平时，使第五晶体管和第六晶体管导通，可以将第一电平端的第一电压与第一控制节点拉齐，还可以将输出信号端的电压与第一电平端的第一电压拉齐，保证了输出信号的稳定性。
[0237]进一步可选的，所述第二节点控制模块还包括:第九晶体管、第十晶体管、第十一晶体管、第十二晶体管；
[0238]在所述第一阶段，第九晶体管为截止状态，第十晶体管为导通状态，第十一晶体管为截止状态，第十二晶体管为截止状态；
[0239]在所述第二阶段，第九晶体管为导通状态，第十晶体管为导通状态，第十一晶体管为截止状态，第十二晶体管为截止状态；
[0240]在所述第三阶段，第九晶体管为截止状态，第十晶体管为截止状态，第十一晶体管为截止状态，第十二晶体管为截止状态。
[0241]上述GOA单兀的驱动方法中，第一晶体管只在输入信号端的输入信号高电平时导通，输入信号端的输入信号在一个工作周期中只有第一阶段为高电平；第二晶体管、第四晶体管和第十晶体管只在第一控制节点高电平时导通，而第一控制节点在一个工作周期中只有两个阶段(第一阶段、第二阶段)为高电平；第八晶体管只在复位信号端的复位信号高电平时导通，复位信号端的信号在一个工作周期中只有一个阶段(第三阶段)为高电平；第九晶体管只在第一时钟信号端的第一时钟信号为高电平时导通；第十一晶体管和第十二晶体管只在第一时钟信号端的第一时钟信号为高电平且第一控制节点为低电平时导通；第三晶体管只在第二时钟信号端的第二时钟信号高电平时导通；第五晶体管和第六晶体管只在第二时钟信号端的第二时钟信号高电平且第一控制节点低电平时导通；第七晶体管只在第三时钟信号端的第三时钟信号高电平时导通，而第一时钟信号端、第二时钟信号端和第三时钟信号端的时钟脉冲均为占空比为1:2的周期信号；所以上述GOA单元中的所有晶体管中最大导通时间为一个工作周期的1/3，所以可以提高GOA单元的使用寿命。
[0242]本发明一实施例提供一种GOA单元的驱动方法，所述GOA单元的驱动方法用于图2、图5、图8任一实施例所对应的GOA单元；
[0243]参照图14所示，包括以下步骤；
[0244]S141、第一阶段，第一节点控制模块在输入信号端的输入信号控制下将所述第一控制节点的电压与所述输入信号端的输入信号拉齐，第二节点控制模块在第三时钟信号端的控制下将输出信号端的电压与第一电平端的第一电压拉齐。
[0245]S142、第二阶段，所述第一节点控制模块在第一控制节点的控制下将第一时钟信号端的第一时钟信号通过所述输出信号端输出。
[0246]S143、第三阶段，所述第二节点控制模块在第二时钟信号端的第二时钟信号和第一控制节点的电压控制下将所述第二时钟信号端的电压与所述第一电平端的第一电压拉齐。
[0247]S144、第四阶段，所述第二节点控制模块在复位信号端的控制下将所述第一控制节点的电压与所述第一电平端的第一电压拉齐，所述第二节点控制模块在第三时钟信号端的第三时钟信号的控制下将所述输出信号端的电压与所述第一电平端的第一电压拉齐。
[0248]进一步的，在上述第四阶段以后，所述GOA单元的驱动方法还可能包括:第五阶段、第六阶段、第七阶段，甚至更多阶段；在第五阶段，第一控制节点与输出信号端保持低电平；在第六阶段，将第一控制节点与第一电平端的第一电平拉齐，将第一电平端输出的第一电压与输出信号端的电压拉齐，在第七阶段，将输出信号端的电压与所述第一电平端的第一电压拉齐；在第七阶段之后，在输入信号端Input的下一个高电平输入之前，Input和Reset均保持低电平，随着第一时钟信号端、第二时钟信号信号端、第三时钟信号端周期性的时钟脉冲，GOA单元中的晶体管依次重复第五阶段、第六阶段、第七阶段GOA单元中晶体管的状态，直到第一阶段重新开始，第一阶段到下一个第一阶段之间称为GOA单元的一个工作周期。
[0249]上述实施例提供的GOA单元驱动方法在第一阶段通过第一节点控制模块将第一控制节点的电压与所述输入信号端的输入信号拉齐，通过第二节点控制模块将输出信号端的电压与第一电平端的第一电压拉齐，在第二阶段通过第一节点控制模块将第一时钟信号端的第一时钟信号通过输出信号端输出，在第三阶段通过第二节点控制模块将第一控制节点的电压与所述第一电平端的第一电压拉齐，将输出信号端的电压与第一电平端的第一电压拉齐，相比于传统的GOA单元，本发明实施例的GOA单元结构简单，进而简化了 GOA电路的结构，从而可以从材料和制作工艺两方面降低产品成本。
[0250]可选的，所述第一节点控制模块包括:第一晶体管、第二晶体管、和第一电容；
[0251]其中所述方法还包括:
[0252]在所述第一阶段，所述第一晶体管为导通状态，所述第二晶体管为导通状态，所述第一电容进行充电；
[0253]在所述第二阶段，所述第一晶体管为截止状态，所述第二晶体管为导通状态，所述第一电容保持高电平；
[0254]在所述第三阶段，所述第一晶体管为截止状态，所述第二晶体管为导通状态，所述第一电容进行放电保持高电平；
[0255]在所述第四阶段，所述第一晶体管为截止状态，所述第二晶体管为截止状态，所述第一电容保持低电平进行放电。
[0256]可选的，所述第二节点控制模块包括:第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；
[0257]其中所述方法还包括:
[0258]在所述第一阶段，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为截止状态。
[0259]在所述第二阶段，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为截止状态。
[0260]在所述第三阶段，第三晶体管为导通状态，第四晶体管为导通状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为截止状态。
[0261]在所述第四阶段，第三晶体管为截止状态，第四晶体管为截止状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为导通状态。
[0262]上述GOA单元的驱动方法的执行主体GOA单元由8个晶体管和I个电容组成，相比于现有技术中由12个晶体管I个电容组成的12T1CG0A单元结构，简化了 GOA单元的结构，进而简化了 GOA电路的结构，从而可以从材料和制作工艺两方面降低产品成本；此外，能够减少GOA单元在显示面板中占用的布线空间，从而更适应显示面板窄边框的需求。
[0263]进一步可选的，所述第二节点控制模块还包括:第九晶体管；
[0264]在所述第一阶段，第九晶体管为截止状态。
[0265]在所述第二阶段，第九晶体管为导通状态。
[0266]在所述第三阶段，第九晶体管为截止状态。
[0267]在所述第四阶段，第九晶体管为截止状态。
[0268]上述GOA单元的驱动方法的执行主体GOA单元，增加了第九晶体管在该GOA单元没有输出且第一时钟信号为高电平时，使第五晶体管和第六晶体管导通，可以将第一电平端输出的第一电压与第一控制节点拉齐，还可以将输出信号端的电压与第一电平端的第一电压拉齐，保证了输出信号的稳定性。
[0269]进一步可选的，所述第二节点控制模块还包括:第九晶体管、第十晶体管、第十一晶体管、第十二晶体管；
[0270]在所述第一阶段，第九晶体管为截止状态，第十晶体管为导通状态，第十一晶体管为截止状态，第十二晶体管为截止状态。
[0271]在所述第二阶段，第九晶体管为导通状态，第十晶体管为导通状态，第十一晶体管为截止状态，第十二晶体管为截止状态。
[0272]在所述第三阶段，第九晶体管为截止状态，第十晶体管为导通状态，第十一晶体管为截止状态，第十二晶体管为截止状态。
[0273]在所述第四阶段，第九晶体管为截止状态，第十晶体管为截止状态，第十一晶体管为截止状态，第十二晶体管为截止状态。
[0274]上述GOA单兀的驱动方法中，第一晶体管只在输入信号端的输入信号高电平时导通，输入信号端的输入信号在一个工作周期中只有第一阶段为高电平；第二晶体管、第四晶体管和第十晶体管只在第一控制节点高电平时导通，而第一控制节点在一个工作周期中只有三个阶段(第一阶段、第二阶段和第三阶段)为高电平；第八晶体管只在复位信号端的复位信号高电平时导通，复位信号端的信号在一个工作周期中只有一个阶段(第四阶段)为高电平；第九晶体管只在第一时钟信号端的第一时钟信号为高电平时导通；第十一晶体管和第十二晶体管只在第一时钟信号端的第一时钟信号为高电平且第一控制节点为低电平时导通；第三晶体管只在第二时钟信号端的第二时钟信号高电平时导通；第五晶体管和第六晶体管只在第二时钟信号端的第二时钟信号高电平且第一控制节点低电平时导通；第七晶体管只在第三时钟信号端的第三时钟信号高电平时导通，而第一时钟信号端、第二时钟信号端和第三时钟信号端的脉冲均为占空比为1:2的周期信号；所以上述GOA单元中的所有晶体管中最大导通时间为一个工作周期的1/3，所以可以提高GOA单元的使用寿命。
[0275]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本【技术领域】的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
【权利要求】
1.一种GOA单元，其特征在于，包括:第一节点控制模块和第二节点控制模块； 所述第一节点控制模块连接第一控制节点、输入信号端、第一时钟信号端和输出信号端，用于在所述输入信号端的输入信号控制下将所述第一控制节点的电压与所述输入信号端的输入信号拉齐，所述第一节点控制模块还用于在所述第一控制节点的控制下将所述第一时钟信号端的第一时钟信号通过所述输出信号端输出； 所述第二节点控制模块连接复位信号端、第二时钟信号端、第三时钟信号端、第一电平端、输出信号端和所述第一控制节点，用于在所述复位信号端的复位信号和第二时钟信号端的第二时钟信号控制下将所述第一控制节点电压与所述第一电平端的第一电压拉齐，所述第二节点控制模块还用于在所述第一控制节点、第二时钟信号端的第二时钟信号和第三时钟信号端的第三时钟信号控制下将所述输出信号端的电压与所述第一电平端的第一电压拉齐。
2.根据权利要求1所述的GOA单元，其特征在于，所述第一节点控制模块包括:第一晶体管、第二晶体管和第一电容； 所述第一晶体管的栅极连接所述第一晶体管的第一端，所述第一晶体管的第一端连接所述输入信号端，所述第一晶体管的第二端连接所述第一控制节点； 所述第二晶体管的栅极连接所述第一控制节点，所述第二晶体管的第一端连接所述第一时钟信号端，所述第二晶体管的第二端连接所述输出信号端； 所述第一电容的第一极连接所述第一控制节点，所述第一电容的第二极连接所述输出信号端。
3.根据权利要求1所述的GOA单元，其特征在于，所述第二节点控制模块包括:第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管； 所述第三晶体管的栅极连接所述第三晶体管的第一端，所述第三晶体管的第一端连接第二时钟信号端，所述第三晶体管的第二端连接所述第四晶体管的第一端； 所述第四晶体管的栅极连接所述第一控制节点，所述第四晶体管的第二端连接所述第一电平端； 所述第五晶体管的栅极连接第三晶体管的第二端，所述第五晶体管的第一端连接所述第一控制节点，所述第五晶体管的第二端连接所述第一电平端； 所述第六晶体管的栅极连接第三晶体管的第二端，所述第六晶体管的第一端连接所述输出信号端，所述第六晶体管的第二端连接所述第一电平端； 所述第七晶体管的栅极连接所述第三时钟信号端，所述第七晶体管的第一端连接所述输出信号端，所述第七晶体管的第二端连接所述第一电平端； 所述第八晶体管的栅极连接所述复位信号端，所述第八晶体管的第一端连接所述第一控制节点，所述第八晶体管的第二端连接所述第一电平端。
4.根据权利要求3所述的GOA单元，其特征在于，所述第二节点控制模块还连接第一时钟信号端，所述第二节点控制模块还包括:第九晶体管； 所述第九晶体管的栅极连接所述第九晶体管的第一端，所述第九晶体管的第一端连接所述第一时钟信号端，所述第九晶体管的第二端连接第三晶体管的第二端。
5.根据权利要求3所述的GOA单元，其特征在于，所述第二节点控制模块还连接第一时钟信号端，所述第二节点控制模块还包括:第九晶体管、第十晶体管、第十一晶体管、第十二晶体管； 所述第九晶体管的栅极连接所述第九晶体管的第一端，所述第九晶体管的第一端连接所述第一时钟信号端，所述第九晶体管的第二端连接所述第十晶体管的第一端； 所述第十晶体管的栅极连接所述第一控制节点，所述第十晶体管的第一端连接所述第十一晶体管的栅极，所述第十晶体管的第二端连接所述第一电平端； 所述第十一晶体管的栅极连接所述第十二晶体管的栅极，所述第十一晶体管的第一端连接所述第一控制节点，所述第十一晶体管的第二端连接所述第一电平端； 所述第十二晶体管的第一端连接所输出信号端，所述第十二晶体管的第二端连接所述第一电平端。
6.一种GOA电路，其特征在于，包括:权利要求1-6任一项所述的GOA单元。
7.根据权利要求6所述的GOA电路，其特征在于，所述GOA电路包括:至少两个所述GOA单元； 其中，第I级GOA单元的输入信号端输入第一帧起始信号，第I级GOA单元的复位信号端连接第2级GOA单元的输出信号端； 第η级GOA单元的输入信号端连接第η-l级GOA单元的输出信号端，第η级GOA单元的复位信号端连接第η+1级GOA单元的输出信号端，其中，η为正整数。
8.根据权利要求7所述的GOA电路，其特征在于，所述GOA电路包括:至少三个GOA单元; 其中，第I级GOA单元的输入信号端输入第一帧起始信号，第I级GOA单元的复位信号端连接第3级GOA单元的输出信号端； 第2η级GOA单元的输入信号端连接第2η-1级GOA单元的输出信号端，第2η级GOA单元的复位信号端连接第2η+2级GOA单元的输出信号端； 第2η+1级GOA单元的输入信号端连接第2η级GOA单元的输出信号端，第2η+1级GOA单元的复位信号端连接第2η+3级GOA单元的输出信号端，其中，η为正整数。
9.一种显示装置，其特征在于，包括:权利要求6-8任一项所述的GOA电路。
10.一种GOA单元的驱动方法，其特征在于， 第一阶段，第一节点控制模块在输入信号端的输入信号控制下将所述第一控制节点的电压与所述输入信号端的输入信号拉齐，第二节点控制模块在第三时钟信号端的第三时钟信号控制下将输出信号端的电压与第一电平端的第一电压拉齐； 第二阶段，所述第一节点控制模块在第一控制节点的控制下将第一时钟信号端的第一时钟信号通过所述输出信号端输出； 第三阶段，所述第二节点控制模块在复位信号端的复位信号和第二时钟信号端的第二时钟信号控制下将所述第一控制节点的电压与所述第一电平端的第一电压拉齐，所述第二节点控制模块在第二时钟信号端的第二时钟信号控制下将所述输出信号端的电压与所述第一电平端的第一电压拉齐。
11.根据权利要求10所述的GOA单元的驱动方法，其特征在于，所述第一节点控制模块包括:第一晶体管、第二晶体管和第一电容； 其中所述方法还包括: 在所述第一阶段，所述第一晶体管为导通状态，所述第二晶体管为导通状态，所述第一电容进行充电； 在所述第二阶段，所述第一晶体管为截止状态，所述第二晶体管为导通状态，所述第一电容保持高电平； 在所述第三阶段，所述第一晶体管为截止状态，所述第二晶体管为截止状态，所述第一电容进行放电。
12.根据权利要求10所述的GOA单元的驱动方法，其特征在于，所述第二节点控制模块包括:第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管； 其中所述方法还包括: 在所述第一阶段，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为截止状态； 在所述第二阶段，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为截止状态； 在所述第三阶段，第三晶体管为导通状态，第四晶体管为截止状态，第五晶体管为导通状态，第六晶体管为导通状态，第七晶体管为截止状态，第八晶体管为导通状态。
13.根据权利要求12所述的GOA单元的驱动方法，其特征在于，所述第二节点控制模块还包括:第九晶体管； 在所述第一阶段，第九晶体管为截止状态； 在所述第二阶段，第九晶体管为导通状态； 在所述第三阶段，第九晶体管为截止状态。
14.根据权利要求12所述的GOA单元的驱动方法，其特征在于，所述第二节点控制模块还包括:第九晶体管、第十晶体管、第十一晶体管、第十二晶体管； 在所述第一阶段，第九晶体管为截止状态，第十晶体管为导通状态，第十一晶体管为截止状态，第十二晶体管为截止状态； 在所述第二阶段，第九晶体管为导通状态，第十晶体管为导通状态，第十一晶体管为截止状态，第十二晶体管为截止状态； 在所述第三阶段，第九晶体管为截止状态，第十晶体管为截止状态，第十一晶体管为截止状态，第十二晶体管为截止状态。
15.一种GOA单元的驱动方法，其特征在于， 第一阶段，第一节点控制模块在输入信号端的输入信号控制下将所述第一控制节点的电压与所述输入信号端的输入信号拉齐，第二节点控制模块在第三时钟信号端的第三时钟信号控制下将输出信号端的电压与第一电平端的第一电压拉齐； 第二阶段，所述第一节点控制模块在第一控制节点的控制下将第一时钟信号端的第一时钟信号通过所述输出信号端输出； 第三阶段，所述第二节点控制模块在第二时钟信号端的第二时钟信号和第一控制节点的电压控制下将所述第二时钟信号端的电压与所述第一电平端的第一电压拉齐； 第四阶段，所述第二节点控制模块在复位信号端的复位信号控制下将所述第一控制节点的电压与所述第一电平端的第一电压拉齐，所述第二节点控制模块在第三时钟信号端的第三时钟信号的控制下将所述输出信号端的电压与所述第一电平端的第一电压拉齐。
16.根据权利要求15所述的GOA单元的驱动方法，其特征在于，所述第一节点控制模块包括:第一晶体管、第二晶体管、和第一电容； 其中所述方法还包括: 在所述第一阶段，所述第一晶体管为导通状态，所述第二晶体管为导通状态，所述第一电容进行充电； 在所述第二阶段，所述第一晶体管为截止状态，所述第二晶体管为导通状态，所述第一电容保持高电平； 在所述第三阶段，所述第一晶体管为截止状态，所述第二晶体管为导通状态，所述第一电容保持高电平； 在所述第四阶段，所述第一晶体管为截止状态，所述第二晶体管为截止状态，所述第一电容进行放电。
17.根据权利要求15所述的GOA单元的驱动方法，其特征在于，所述第二节点控制模块包括:第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管； 其中所述方法还包括: 在所述第一阶段，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为导通状态，第八晶体管为截止状态； 在所述第二阶段，第三晶体管为截止状态，第四晶体管为导通状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为截止状态； 在所述第三阶段，第三晶体管为导通状态，第四晶体管为导通状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为截止状态； 在所述第四阶段，第三晶体管为截止状态，第四晶体管为截止状态，第五晶体管为截止状态，第六晶体管为截止状态，第七晶体管为截止状态，第八晶体管为导通状态。
18.根据权利要求17所述的GOA单元的驱动方法，其特征在于，所述第二节点控制模块还包括:第九晶体管； 在所述第一阶段，第九晶体管为截止状态； 在所述第二阶段，第九晶体管为导通状态； 在所述第三阶段，第九晶体管为截止状态； 在所述第四阶段，第九晶体管为截止状态。
19.根据权利要求17所述的GOA单元的驱动方法，其特征在于，所述第二节点控制模块还包括:第九晶体管、第十晶体管、第十一晶体管、第十二晶体管； 在所述第一阶段，第九晶体管为截止状态，第十晶体管为导通状态，第十一晶体管为截止状态，第十二晶体管为截止状态； 在所述第二阶段，第九晶体管为导通状态，第十晶体管为导通状态，第十一晶体管为截止状态，第十二晶体管为截止状态； 在所述第三阶段，第九晶体管为截止状态，第十晶体管为导通状态，第十一晶体管为截止状态，第十二晶体管为截止状态； 在所述第四阶段，第九晶体管为截止状态，第十晶体管为截止状态，第十一晶体管为截止状态，第十二晶体管为截止状态。
【文档编号】G09G3/36GK104282287SQ201410610676
【公开日】2015年1月14日 申请日期:2014年10月31日 优先权日:2014年10月31日
【发明者】谷晓芳 申请人:合肥鑫晟光电科技有限公司, 京东方科技集团股份有限公司