显示器装置的制造方法

显示器装置的制造方法
【专利摘要】一种显示器装置，包括栅极驱动电路，该栅极驱动电路包括多个串接的移位寄存器。至少一移位寄存器包括一驱动电路以及一输出电路。驱动电路具有一输入信号与一第一时钟信号及一第一输出端产生一第一输出信号。输出电路与驱动电路耦接于第一输出端，根据第一输出信号于一第二输出端产生一栅极驱动信号。栅极驱动信号与第一输出信号具有相同的波形，并且输出电路的高电压电平与低电压电平分别接至一高操作电压与一低操作电压。输出电路包括耦接于高操作电压与第二输出端之间的第一输出晶体管以及耦接于低操作电压与第二输出端之间的第二输出晶体管。
【专利说明】
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技术领域
[0001]本发明涉及一种双向移位寄存器。
【背景技术】
[0002]移位寄存器(shift register)被广泛应用于数据驱动电路与栅极驱动电路，用以分别控制各数据线采样数据信号的时序，以及为各栅极线产生扫描信号的时序。在数据驱动电路中，移位寄存器用以输出一选取信号至各数据线，使得图像图像数据可依序被写入各数据线。另一方面，在栅极驱动电路中，移位寄存器用以产生一扫描信号至各栅极线，用以依序将供应至各数据线的图像信号写入一像素矩阵的像素。
[0003]传统移位寄存器仅能以单一扫描顺序产生采样信号或扫描信号。然而，单一扫描顺序已无法满足现今图像显示系统产品的需求了。例如，一些数字相机的显示屏幕可根据相机的摆放角度而被旋转。此外，一些图像显示系统可包括旋转屏幕的功能。因此，需要一种全新的双向移位寄存器架构，其可以不同扫描顺序产生输出信号，并且相较于传统移位寄存器，可有效降低功耗且输出信号可具有更强的驱动能力。

【发明内容】

[0004]本发明公开一种显示器装置包括一栅极驱动电路，包括多个串接的移位寄存器。至少一移位寄存器包括一驱动电路以及一输出电路。驱动电路具有一输入信号与一第一时钟信号及一第一输出端产生一第一输出信号。输出电路与驱动电路親接于第一输出端，根据第一输出信号在一第二输出端产生一栅极驱动信号。栅极驱动信号与第一输出信号具有相同的波形，并且输出电路的高电压电平与低电压电平分别接至一高操作电压与一低操作电压。输出电路包括耦接于高操作电压与第二输出端之间的第一输出晶体管以及耦接于低操作电压与第二输出端之间的第二输出晶体管。
[0005]本发明还提出一种显示器装置包括一栅极驱动电路，包括多个串接的移位寄存器。至少一移位寄存器包括一驱动电路，具有一输入信号与一第一时钟信号及一第一输出端产生一第一输出信号。该驱动电路包括親接于该第一时钟信号与该第一输出端之间的一第一驱动晶体管以及耦接于该第一输出端与一高操作电压之间的一第二驱动晶体管。一输出电路与该驱动电路親接于该第一输出端，具有一第二输出端输出一栅极驱动信号，该输出电路包括一第一输出晶体管以及一第二输出晶体管，该第一输出晶体管与该第二输出晶体管串联耦接于该高操作电压与一低操作电压之间。
【附图说明】
[0006]图1是显示根据本发明的一实施例所述的显示器装置方块图。
[0007]图2是显示时钟信号波形范例图。
[0008]图3是显示根据本发明的一实施例所述的双向移位寄存器电路方块图。
[0009]图4是显示根据本发明的一实施例所述的移位寄存器方块图。
[0010]图5是显示根据本发明的一实施例所述的移位寄存器电路图。
[0011]图6是显示根据本发明的另一实施例所述的移位寄存器电路图。
[0012]图7A是显示根据本发明的一实施例所述的在正向扫描时控制信号。
[0013]图7B是显示根据本发明的一实施例所述的在正向扫描时移位寄存器信号的波形图。
[0014]图8A是显示根据本发明的一实施例所述的在反向扫描时控制信号、起始脉冲与时钟信号的波形图。
[0015]图SB是显示根据本发明的一实施例所述的在反向扫描时移位寄存器信号的波形图。
[0016]图9A是显示根据本发明的另一实施例所述的在正向扫描时控制信号。
[0017]图9B是显示根据本发明的另一实施例所述的在正向扫描时移位寄存器信号的波形图。
[0018]图1OA是显示根据本发明的另一实施例所述的在反向扫描时控制信号、起始脉冲与时钟信号的波形图。
[0019]图1OB是显示根据本发明的另一实施例所述的在反向扫描时移位寄存器信号的波形图。
[0020]【符号说明】
[0021]100?显示器装置；
[0022]101?显示器面板；
[0023]102?输入单元；
[0024]110?栅极驱动电路；
[0025]120?数据驱动电路；
[0026]130?像素矩阵；
[0027]140?控制芯片；
[0028]201、202 ?波形；
[0029]300?双向移位寄存器电路；
[0030]400、500、600、SR(I)、SR(2)、SR(3)、SR(4)、SR(M)?移位寄存器；
[0031]410、510、610 ?驱动电路；
[0032]420、520、620 ?输出电路；
[0033]421?上拉电路；
[0034]422?下拉电路；
[0035]423?缓冲电路；
[0036]BCSV、CSV?控制信号；
[0037]Cl、C2 ?电容；
[0038]CLKl?第一时钟输入端；
[0039]CLK2?第二时钟输入端；
[0040]CKVl、CKV2、CKV3、CKVn、CKVm ?时钟信号；
[0041]G⑴、G⑵、G⑶、G(4)、G(M)?栅极驱动信号；
[0042]G(OUT)?第二输出端；
[0043]INl?第一输入端；
[0044]IN2?第二输入端；
[0045]MN1、MN2、MN3、MN4、MN5、MN6、MN7、MN8、MN9、MN10、MN11、MN12、MN13、MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP8、MP9、MP10、MP11、MP12、MP13 ?晶体管；
[0046]N、N_next、N_prev ?第一输出端；
[0047]N1、N2、N3、N、N5 ?控制节点；
[0048]Phase_l ?第一阶段；
[0049]Phase_2 ?第二阶段；
[0050]Phase_3?第三阶段；
[0051]STV?起始脉冲；
[0052]Tfl、Tf2?下降时间；
[0053]VL?低操作电压；
[0054]VL2、VL3 ?低电压；
[0055]VH?高操作电压；
[0056]VH2、VH3 ?高电压。
【具体实施方式】
[0057]为使本发明的上述和其他目的、特征和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明。
[0058]图1是显示根据本发明的一实施例所述的显示器装置方块图。如图所示，显示器装置100可包括一显示器面板101、一数据驱动电路120与一控制芯片140，其中显示器面板101包括一栅极驱动电路110及一像素矩阵130。栅极驱动电路110用以产生多个栅极驱动信号以驱动像素矩阵130的多个像素。数据驱动电路120用以产生多个数据驱动信号以提供图像数据至像素矩阵130的多个像素。控制芯片140用以产生多个时序信号，包括时钟信号、重置信号与起始脉冲等。
[0059]此外，显示器装置100可进一步包括一输入单元102。输入单元102用于接收图像信号，以控制显示器面板101显示图像。根据本发明的实施例，显示器装置100可应用于一电子装置中，其中电子装置有多种实施方式，包括:一移动电话、一数字相机、一个人数字助理、一移动计算机、一桌上型计算机、一电视机、一汽车用显示器、一便携式光盘拨放器、或任何包括图像显示功能的装置。
[0060]根据本发明的一实施例，栅极驱动电路110可被设计为单边驱动的栅极驱动电路，并且被设置于像素矩阵130的一侧，或者可被设计为双边驱动的栅极驱动电路，并且被设置在像素矩阵130的两侧，而本发明并不限于任一种实施方式。此外，虽然在图1中，栅极驱动电路110被设置在显示器面板101上，但本发明并不限于此。在本发明的其他实施例中，栅极驱动电路110也可不被设置在显示器面板101上。
[0061]此外，根据本发明的一实施例，依据单边驱动或双边驱动的设计，栅极驱动电路110可包括一或多个移位寄存器电路，所述的移位寄存器电路为双向移位寄存器电路，用以支持两种不同扫描方向(正向扫描与反向扫描)的运作。在本发明的实施例中，双向移位寄存器电路可包括多个串接的移位寄存器(Shift Register，缩写为SR)，其各级移位寄存器可依序产生一栅极驱动信号至各栅极线，用以驱动各栅极线上的像素。举例而言，当双向移位寄存器电路操作在正向扫描时，各级移位寄存器以一第一顺序(例如，SR(I)?SR(M)，其中M代表移位寄存器的数量，并且M为一正整数)依序输出对应的栅极驱动信号，而当双向移位寄存器电路操作在反向扫描时，各级移位寄存器以一第二顺序(例如，SR(M)?SR(I))依序输出对应的栅极驱动信号。
[0062]—般而言，当显示器面板的解析度增加时，所需的移位寄存器数量也必须随着增加。然而，一旦移位寄存器数量增加，对于供应至移位寄存器电路的时钟信号而言，所承受的负载也会随之增加，造成远端移位寄存器接收到的时钟信号较容易有波形失真的情况。
[0063]图2是显示时钟信号波形范例图。波形201代表近端移位寄存器所接收到的时钟信号波形，波形202代表远端移位寄存器所接收到的时钟信号波形，在此，所述的近端与远端代表移位寄存器与提供时钟信号的控制芯片的相对距离。由图中可以看出，远端移位寄存器所接收到的时钟信号的脉冲之下降时间(falling time)Tf2远比近端移位寄存器所接收到的时钟信号的脉冲的下降时间Tfl来得长。然而，在时钟信号的脉冲宽度具有多个水平时间(horizontal time)的设计中，时钟信号的下降沿为读取图像数据的重要时间点，因此，时钟信号的脉冲的下降时间必须要越短越好。
[0064]如此一来，于传统技术中用以输出时钟信号的一脉冲作为栅极驱动信号的栅极脉冲的晶体管(例如，第5、6图的实施例中所示的晶体管MP1、丽I)的尺寸无法被缩小，以避免延长栅极脉冲的下降时间。然而，大尺寸的晶体管造成电路面积无法有效缩减，且具有较高的功率耗损。有鉴于此，本发明提出一种可-缩小晶体管尺寸并且降低功耗的双向移位寄存器。以下段落将做更详细的介绍。
[0065]图3是显示根据本发明的一实施例所述的双向移位寄存器电路方块图。如图所示，双向移位寄存器电路300可包括多个串接的移位寄存器SR(I)?SR(M)。各移位寄存器可至少包括第一输入端IN1、第二输入端IN2、第一输出端N、第二输出端G(OUT)、第一时钟输入端CLKl与第二时钟输入端CLK2。第一级移位寄存器SR(I)在第一输入端INl接收起始脉冲STV作为第一输入信号，其他级移位寄存器SR(2)?SR(M)分别在第一输入端INl接收前一级移位寄存器SR(I)?SR(M-1)于第一输出端N所输出的第一输出信号作为第一输入信号。最后一级移位寄存器SR(M)在第二输入端IN2接收起始脉冲STV作为第二输入信号，其他级移位寄存器SR(M-1)?SR(I)分别在第二输入端IN2接收后一级移位寄存器SR(M)?SR(2)在第一输出端N所输出的第一输出信号作为第二输入信号。
[0066]值得注意的是，在本发明的实施例中，由于各移位寄存器由第一输出端N所输出的第一输出信号与由第二输出端G(OUT)所输出的第二输出信号具有相同的波形，因此，在本发明的其他实施例中，也可设计为第一级移位寄存器SR(I)在第一输入端INl接收起始脉冲STV作为第一输入信号，其他级移位寄存器SR(2)?SR(M)分别在第一输入端INl接收前一级移位寄存器SR(I)?SR(M-1)在第二输出端G(OUT)所输出的第二输出信号作为第一输入信号。最后一级移位寄存器SR(M)在第二输入端IN2接收起始脉冲STV作为第二输入信号，其他级移位寄存器SR(M-1)?SR(I)分别于第二输入端IN2接收后一级移位寄存器SR(M)?SR(2)在第二输出端G(OUT)所输出的第二输出信号作为第二输入信号。因此，本发明并不限于图3所示的内容。
[0067]此外，在本发明的实施例中，由于第二输出端G(OUT)所输出的第二输出信号的电压电平由电压源所驱动(以下将做更详细的介绍)，因而较不会受到时钟信号的失真(如图2所示)所影响。因此，在本发明的实施例中，各级移位寄存器在第二输出端G(OUT)所输出的第二输出信号将提供做为该极所输出的栅极驱动信号，例如图中所示的栅极驱动信号6(1)、6(2)、6(3)、6(4)..饰)。
[0068]根据本发明的一实施例，各移位寄存器可接收两个时钟信号，例如，图中所示的时钟信号CKVUCKV2与CKV3的其中两者。如图3所示，各移位寄存器依循一既定规律在各时钟输入端接收时钟信号。在本发明的实施例中，一时钟信号的一上升沿/下降沿以邻近次一时钟信号的一下降沿/上升沿为较佳，但本发明并不限于此。此外，如图7A与图9A所示，于正向扫描时，时钟信号CKVl?CKV3的脉冲依序循环被产生，并且如图8A与图1OA所示，在反向扫描时，改为时钟信号CKV3?CKVl的脉冲依序循环被产生。值得注意的是，图3中所示的时钟信号CKVn与CKVm依循上述既定规律可以分别是CKV1、CKV2与CKV3的其中一个。
[0069]此外，根据本发明的一实施例，在正向扫描时，各级移位寄存器的运作因应自第一输入端INl所接收的第一输入信号被启动，并且因应自第二时钟输入端CLK2所接收的时钟信号被关闭。在反向扫描时，各级移位寄存器的运作因应自第二输入端IN2所接收的第二输入信号被启动，并且因应自第二时钟输入端CLK2所接收的时钟信号被关闭。以下段落将更详细地介绍本发明所提出的移位寄存器电路。
[0070]图4是显示根据本发明的一实施例所述的移位寄存器方块图。根据本发明的一实施例，移位寄存器400可包括驱动电路410与输出电路420。驱动电路410可以是任一种传统栅极驱动电路或栅极驱动电路内所包含的可用以产生栅极驱动信号的移位寄存器电路。输出电路420可包括上拉电路421、下拉电路422与缓冲电路423。
[0071 ] 根据本发明的一实施例，驱动电路410用以根据输入信号(例如，在正向扫描时的第一输入信号或在反向扫描时的第二输入信号)与在第一时钟输入端CLKl所接收到的第一时钟信号于第一输出端N产生第一输出信号。驱动电路410与输出电路420親接于第一输出端N，用以根据该第一输出信号在第二输出端G(OUT)产生一第二输出信号作为栅极驱动信号。
[0072]根据本发明的一实施例，缓冲电路423根据显示器装置的高操作电压VH与低操作电压VL驱动栅极驱动信号，上拉电路421用以辅助缓冲电路423拉高第二输出端G(OUT)的电压电平，下拉电路422用以辅助缓冲电路423拉低第二输出端G (OUT)的电压电平。在本发明的实施例中，通过输出电路420，各移位寄存器所产生的栅极驱动信号并非由时钟信号所驱动，改为由系统的操作电压所驱动。由于系统的操作电压具有稳定的电压电平以及较佳的驱动能力，因此可有效解决传统技术中因时钟信号的失真而对栅极驱动信号所产生的影响，并且可缩小晶体管尺寸与降低功耗。
[0073]图5是显示根据本发明的一实施例所述的移位寄存器电路图。在此实施例中，移位寄存器500内所包含的晶体管均为PMOS晶体管。移位寄存器500可包含驱动电路510与输出电路520。值得注意的是，驱动电路510可以是任一种传统栅极驱动电路或栅极驱动电路内所包含的可用以产生栅极驱动信号的移位寄存器电路，因此，图5所示的驱动电路510仅为本发明的多种驱动电路实施例的其中一种，并且本发明并不限于此。
[0074]根据本发明的一实施例，驱动电路510可包含多个驱动晶体管MPl?MP8(为简化说明，以下均简称为晶体管)以及电容Cl。晶体管MPl耦接在第一时钟输入端CLKl与第一输出端N之间，并且具有一控制极耦接至控制节点NI。晶体管MP2耦接在用以输出高操作电压VH的第一电压源与第一输出端N之间，并且具有一控制极耦接至控制节点N3。晶体管MP3耦接在控制节点NI与用以输出低操作电压VL的第二电压源之间，并且具有一控制极耦接至控制节点N2。晶体管MP4耦接在控制节点NI与第一电压源之间，并且具有一控制极耦接至控制节点N3。晶体管MP5耦接在控制节点N3与第二电压源之间，并且具有一控制极耦接至第二时钟输入端CLK2。晶体管MP6耦接在第一电压源与控制节点N3之间，并且具有一控制极耦接至控制节点N2。晶体管MP7耦接在控制节点N2与第二输入端IN2之间，并且具有一控制极接收控制信号CSV。晶体管MP8耦接于控制节点N2与第一输入端INl之间，并且具有一控制极接收控制信号BCSV。电容Cl耦接在控制节点NI与第一输出端N之间。
[0075]输出电路520可包含多个输出晶体管MP9?MP13(为简化说明，以下均简称为晶体管)。晶体管MP9耦接于第一输出端N与控制节点N4之间，并且具有一控制极耦接至第二电压源。晶体管MPlO耦接在第二输出端G(OUT)与第二电压源之间，并且具有一控制极耦接至控制节点N4。晶体管MPl I耦接在第一电压源与控制节点N5之间，并且具有一控制极耦接至控制节点N4。晶体管MP12耦接在第一电压源与第二输出端G(OUT)之间，并且具有一控制极耦接至控制节点N5。晶体管MP13耦接在控制节点N5与第二电压源之间，并且具有一控制极耦接至第二时钟输入端CLK2。电容C2耦接在控制节点N4与第二输出端G (OUT)之间。
[0076]图6是显示根据本发明的另一实施例所述的移位寄存器电路图。在此实施例中，移位寄存器600内所包含的晶体管均为NMOS晶体管。移位寄存器600可包含驱动电路610与输出电路620。值得注意的是，驱动电路610可以是任一种传统栅极驱动电路或栅极驱动电路内所包含的可用以产生栅极驱动信号的移位寄存器电路，因此，图6所示的驱动电路610仅为本发明的多种驱动电路实施例的其中一种，并且本发明并不限于此。
[0077]根据本发明的一实施例，驱动电路610可包含多个驱动晶体管丽I?MN8(为简化说明，以下均简称为晶体管)以及电容Cl。晶体管MNl耦接在第一时钟输入端CLKl与第一输出端N之间，并且具有一控制极耦接至控制节点NI。晶体管MN2耦接在用以输出低操作电压VL的第二电压源与第一输出端N之间，并且具有一控制极耦接至控制节点N3。晶体管MN3耦接在控制节点NI与用以输出高操作电压VH的第一电压源之间，并且具有一控制极耦接至控制节点N2。晶体管MN4耦接在控制节点NI与第二电压源之间，并且具有一控制极耦接至控制节点N3。晶体管MN5耦接在控制节点N3与第一电压源之间，并且具有一控制极耦接至第二时钟输入端CLK2。晶体管MN6耦接在第二电压源与控制节点N3之间，并且具有一控制极耦接至控制节点N2。晶体管MN7耦接在控制节点N2与第一输入端INl之间，并且具有一控制极接收控制信号BCSV。晶体管MN8耦接在控制节点N2与第二输入端IN2之间，并且具有一控制极接收控制信号CSV。电容Cl耦接在控制节点NI与第一输出端N之间。
[0078]输出电路620可包含多个输出晶体管MN9?丽13(为简化说明，以下均简称为晶体管)。晶体管MN9耦接在第一输出端N与控制节点N4之间，并且具有一控制极耦接至第一电压源。晶体管MNlO耦接在第二输出端G(OUT)与第一电压源之间，并且具有一控制极耦接至控制节点N4。晶体管MNl I耦接在第二电压源与控制节点N5之间，并且具有一控制极耦接至控制节点N4。晶体管MN12耦接在第二电压源与第二输出端G(OUT)之间，并且具有一控制极耦接至控制节点N5。晶体管MN13耦接在控制节点N5与第一电压源之间，并且具有一控制极耦接至第二时钟输入端CLK2。电容C2耦接在控制节点N4与第二输出端G (OUT)之间。
[0079]图7A是显示根据本发明的一实施例所述的在正向扫描时控制信号、起始脉冲与时钟信号的波形图。图7B是显示根据本发明的一实施例所述的在正向扫描时移位寄存器信号的波形图。图7A与图7B所显示的波形图是对应于图5所示的全PMOS晶体管的移位寄存器500操作在正向扫描时所对应的信号波形图。结合图5所示的移位寄存器电路图以及第7A、7B图所示的波形图，以下将针对本申请所提出的移位寄存器电路的运作做更详细的介绍。
[0080]在初始状态，控制节点N5的电压电平被重置为具有低操作电压VL的一电压电平，用以导通晶体管MP12，使得第二输出端G (OUT的一电压通过晶体管MP12被充电至高电压电平VH0
[0081]在第一阶段Phase_l，输入信号的脉冲(例如，图中所示的起始脉冲STV，或前一级移位寄存器所输出的第一输出信号或第二输出信号的脉冲)抵达，拉低控制节点N2的一电压电平，进而导通晶体管MP3与MP6。此时，控制节点N3的电压会通过晶体管MP6被拉高至高电压电平VH，因此关闭了 MP4与MP2，控制节点NI的电压会通过晶体管MP3被拉低至低电压电平VL。晶体管MPl会因应控制节点NI的低电压电平被导通，使得第一输出端N将第一时钟输入端CLKl所接收到的时钟信号(例如，图中所示的时钟信号CKV1)输出作为第一输出信号。此时，由于时钟信号CKVl的脉冲尚未抵达，具有高电压电平，因此，第一输出端N同样具有高电压电平。因第一输出端N具有高电压电平，因此晶体管MP9会被导通，进而拉高控制节点N4的电压电平，此时晶体管MPlO与MPll不会被导通。此外，由于此时控制节点NI具有低电压电平而第一输出端N具有高电压电平，因此，耦接于第一输出端N与控制节点NI之间的电容Cl将存储一既定压差。
[0082]在第二阶段Phase_2，时钟信号CKVl的脉冲抵达，第一输出端N的电压电平同时被拉低。此时，由于电容Cl存储一既定压差，控制节点NI的电压会进一步被拉得更低，例如，图中所示的低电压VL2，使得晶体管MPl可完全被导通，用以将时钟信号CKVl的脉冲完全输出至第一输出端N作为第一输出信号。此外，在第一输出端N的电压电平被拉低的过程中，晶体管MP9会先被导通，再被关闭(因晶体管MP9的源极与栅极压差Vsg变化)。在晶体管MM被导通的区间，控制节点N4的电压电平会随着第一输出端N的电压电平被拉低而同时被拉低，进而导通晶体管MPlO与MP11。由于第一输出端N的电压电平先被拉低，控制节点N4的电压电平后被拉低，使得耦接在第一输出端N与控制节点N4之间的电容C2将存储另一既定压差，并且此既定压差会将控制节点N4的电压会进一步拉得更低，例如，图中所示的低电压VL3。根据本发明的一实施例，低电压VL2与VL3的关系为:VL2〈VL3〈=VL-Vt，其中Vt为晶体管的临界电压。
[0083]此外，由于晶体管MPlO与MPll因应控制节点N4的低电压电平被导通，使得第二输出端G(OUT)的电压通过晶体管MPlO被放电至低电压电平VL，并且控制节点N5的电压会通过晶体管MPll被拉高至高电压电平VH，进而关闭晶体管MP12。
[0084]在第三阶段Phase_3，时钟信号CKV2的脉冲抵达，导通晶体管MP5与MP13，进而拉低控制节点N3与N5的电压。此时晶体管MP2与MP4会被导通，使得第一输出端N与控制节点NI的电压电平被拉高至高电压电平VH。因第一输出端N具有高电压电平，因此晶体管MP9会被导通，进而拉高控制节点N4的电压电平，此时晶体管MPlO与MPll会被关闭。此夕卜，此时控制节点N5的低电压电平VL会导通晶体管MP12，使得第二输出端G(OUT)的电压通过晶体管MP12被充电至高电压电平VH。此外，此时下一级移位寄存器的第一输出端N_next也会因应时钟信号CKV2的脉冲抵达而输出对应的一栅极脉冲。
[0085]值得注意的是，在本发明的实施例中，通过晶体管MPlO与MP12，第二输出端G (OUT)所输出的栅极驱动信号的高低电压电平分别是由高电压电平VH与低电压电平VL所驱动。因此可有效解决传统技术中因时钟信号的失真而对栅极驱动信号所产生的影响，并且可缩小晶体管(例如，晶体管MPl)的尺寸与降低功耗。此外，在本发明的实施例中，由于各移位寄存器由第一输出端N所输出的第一输出信号与由第二输出端G (OUT)所输出的第二输出信号(即，栅极驱动信号)具有相同的波形，因此，第一输出信号与栅极驱动信号的任何一个皆可被提供至前一级与下一级移位寄存器，用以作为至前一级以及下一级移位寄存器的第一与第二输入信号。
[0086]图8A是显示根据本发明的一实施例所述的在反向扫描时控制信号、起始脉冲与时钟信号的波形图。图SB是显示根据本发明的一实施例所述的在反向扫描时移位寄存器信号的波形图。图8A与图8B所显示的波形图是对应于图5所示的全PMOS晶体管的移位寄存器500操作在反向扫描时所对应的信号波形图。
[0087]由于在本发明的实施例中，移位寄存器的扫描顺序是利用控制信号BCSV与CSV的电压电平以及时钟信号的时序变化而控制的，因此，移位寄存器500在反向扫描时的操作大体与正向扫描相同，差别仅在于第三阶段Phase_3的时间区间较正向扫描长，这是因为移位寄存器所接收的时钟信号的脉冲时序的关系。因此，在反向扫描时，控制节点N3与N5维持高电压电平的时间区间较正向扫描长，且控制节点NI维持低电压电平的时间区间较正向扫描长。此外，在第三阶段Phase_3，前一级移位寄存器的第一输出端N_prev也会因应时钟信号CKV2的脉冲抵达而输出对应的一栅极脉冲。
[0088]由于移位寄存器500在反向扫描时的操作大体与正向扫描相同，因此有关于图8A与图SB的信号波形图的介绍，可直接参考图7A与图7B的描述做推导，并在此不再赘述。
[0089]图9A是显示根据本发明的另一实施例所述的在正向扫描时控制信号、起始脉冲与时钟信号的波形图。图9B是显示根据本发明的另一实施例所述的在正向扫描时移位寄存器信号的波形图。图9A与图9B所显示的波形图是对应于图6所示的全NMOS晶体管的移位寄存器600操作在正向扫描时所对应的信号波形图。
[0090]图1OA是显示根据本发明的另一实施例所述的在反向扫描时控制信号、起始脉冲与时钟信号的波形图。图1OB是显示根据本发明的另一实施例所述的在反向扫描时移位寄存器信号的波形图。图1OA与图1OB所显示的波形图是对应于图6所示的全NMOS晶体管的移位寄存器600操作在反向扫描时所对应的信号波形图。
[0091]在本发明的实施例中，移位寄存器600操作在正向扫描与反向扫描所对应的信号波形大体与移位寄存器500相同，差别仅在于其所对应的信号波形的高态与低态相反。例如，在第二阶段Phase_2，控制节点NI的电压会因电容Cl所存储的既定压差进一步被推得比高操作电压VH更高，例如，图中所示的高电压VH2，并且控制节点N4的电压也会因电容C2所存储的既定压差进一步推得比高操作电压VH更高，例如，图中所示的高电压VH3，其中根据本发明的一实施例，高电压VH2与VH3的关系为:VH2>VH3> = VH+Vt，其中Vt为晶体管的临界电压。
[0092]因此，有关于图9A与图9B以及于图1OA与图1OB的信号波形图的介绍，可直接参考图7A与图7B以及图8A与图SB的描述做推导，并在此不再赘述。
[0093]如上述，在本发明的实施例中，通过输出电路，各移位寄存器所产生的栅极驱动信号并非由时钟信号所驱动，改为由系统的操作电压VH与VL所驱动。由于系统的操作电压具有稳定的电压电平以及较佳的驱动能力，因此可有效解决传统技术中因时钟信号的失真而对栅极驱动信号所产生的影响，并且可缩小晶体管(例如，晶体管MPl)的尺寸与降低功耗。
[0094]权利要求书中用以修饰元件的“第一”、“第二”等序数词的使用本身未暗示任何优先权、优先次序、各元件之间的先后次序、或方法所执行的步骤的次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同元件。
[0095]虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附权利要求书界定范围为准。
【主权项】
1.一种显示器装置，包括: 栅极驱动电路，包括多个串接的移位寄存器，其中至少一移位寄存器包括: 驱动电路，具有输入信号与第一时钟信号及第一输出端产生第一输出信号；以及输出电路，与该驱动电路親接在该第一输出端，根据该第一输出信号在第二输出端产生栅极驱动信号， 其中该栅极驱动信号与该第一输出信号具有相同的波形，并且该输出电路的高电压电平与低电压电平分别接至高操作电压与低操作电压，并且其中该输出电路包括: 第一输出晶体管，耦接在该高操作电压与该第二输出端之间；以及 第二输出晶体管，親接在该低操作电压与该第二输出端之间。2.如权利要求1所述的显示器装置，其中该输出电路还包括: 第三输出晶体管；以及 第四输出晶体管，其中该第三输出晶体管与该第四输出晶体管串联耦接在该高操作电压与该低操作电压之间。3.如权利要求2所述的显示器装置，其中该第二输出晶体管具有第二控制极耦接至第一控制节点，其中该第一输出晶体管具有第一控制极耦接至第二控制节点，其中该第三输出晶体管具有第三控制极耦接至该第一控制节点，并且该第三输出晶体管耦接在该高操作电压与该第二控制节点之间，并且该第四输出晶体管耦接在该第二控制节点与该低操作电压之间，并且具有一第四控制极用以接收一第二时钟信号。4.如权利要求3所述的显示器装置，其中该输出电路还包括: 第五输出晶体管，耦接在该第一输出端与该第一控制节点之间，并且具有第五控制极耦接至该低操作电压；以及 电容，耦接在该第一控制节点与该第二输出端之间。5.如权利要求1所述的显示器装置，其中该驱动电路包括: 第一驱动晶体管，耦接在该第一时钟信号与该第一输出端之间；以及 第二驱动晶体管，耦接在该第一输出端与该高操作电压之间。6.一种显示器装置，包括: 栅极驱动电路，包括多个串接的移位寄存器，其中至少一移位寄存器包括: 驱动电路，具有输入信号与第一时钟信号及第一输出端产生第一输出信号，其中该驱动电路包括: 第一驱动晶体管，耦接在该第一时钟信号与该第一输出端之间；以及第二驱动晶体管，耦接于该第一输出端与一高操作电压之间；以及输出电路，与该驱动电路親接在该第一输出端，具有第二输出端输出一栅极驱动信号，其中该输出电路包括: 第一输出晶体管；以及 第二输出晶体管， 其中该第一输出晶体管与该第二输出晶体管串联耦接在该高操作电压与一低操作电压之间。7.如权利要求6所述的显示器装置，其中该栅极驱动信号与该第一输出信号具有相同的波形。8.如权利要求6所述的显示器装置，其中该第二输出晶体管耦接在该低操作电压与该第二输出端之间，并且具有第二控制极耦接至第一控制节点，其中该第一输出晶体管具有第一控制极耦接至第二控制节点，其中该输出电路还包括: 第三输出晶体管，耦接在该高操作电压与该第二控制节点之间，并且具有第三控制极耦接至该第一控制节点；以及 第四输出晶体管，耦接在该第二控制节点与该低操作电压之间，并且具有第四控制极用以接收第二时钟信号。9.如权利要求8所述的显示器装置，其中该输出电路还包括: 第五输出晶体管，耦接在该第一输出端与该第一控制节点之间，并且具有第五控制极耦接至该低操作电压；以及 电容，耦接在该第一控制节点与该第二输出端之间。10.如权利要求9所述的显示器装置，其中该第一输出信号与该栅极驱动信号的任何一个还提供至前一级与下一级移位寄存器的至少一个，用以作为至前一级和/或下一级移位寄存器的该输入信号。
【文档编号】G09G3/20GK106033658SQ201510118765
【公开日】2016年10月19日
【申请日】2015年3月18日
【发明人】蔡煜生
【申请人】群创光电股份有限公司