Goa电路及液晶显示面板的制作方法
【专利摘要】本发明提供一种GOA电路，其包括低电平信号源、第一高电平信号源、第二高电平信号源、级联信号锁存模块、栅极驱动信号生成模块、栅极驱动信号输出模块；低电平信号源用于输出低电平信号；第一高电平信号源用于输出第一高电平信号；第二高电平信号源用于输出第二高电平信号；级联信号锁存模块用于对本级的级联信号进行锁存操作；栅极驱动信号生成模块用于生成本级的预备栅极驱动信号；栅极驱动信号输出模块用于输出所述本级的栅极驱动信号；第一高电平信号的电压低于第二高电平信号的电压；本发明还提供一种液晶显示面板，本发明的GOA电路及液晶显示面板由于双高电平信号源的设置，可以有效的降低GOA电路及液晶显示面板的功耗。
【专利说明】
GOA电路及液晶显不面板
技术领域
[0001]本发明涉及显示屏驱动领域，特别是涉及一种GOA电路及液晶显示面板。
【背景技术】
[0002]Gate Driver On Array，简称GOA电路，也就是利用现有薄膜晶体管液晶显示器的阵列基板制程将扫描线驱动电路制作在阵列基板上，从而实现对扫描线的逐行扫描。
[0003]目前的GOA电路中不仅存在级联信号以及时序信号，还存在高电平信号以及低电平信号，该高电平信号可用于对电路的逻辑单元进行驱动，也可用于对电路的输出单元进行驱动。
[0004]由于现有的GOA电路对电路中的逻辑单元以及输出单元均采用相同的高电平信号进行驱动，而驱动逻辑单元的高电平信号的电压远低于驱动输出单元的高电平信号的电压，这样导致GOA电路用于驱动逻辑单元的高电平信号的功耗过高，从而导致相应的液晶显示面板的功耗较大。
[0005]故，有必要提供一种GOA电路及液晶显不面板，以解决现有技术所存在的冋题。
【发明内容】
[0006]本发明的目的在于提供一种可降低液晶显示面板的功耗的GOA电路及液晶显示面板;以解决现有的GOA电路及液晶显示面板的功耗较大的技术问题。
[0007]本发明实施例提供一种GOA电路，其包括:
[0008]低电平信号源，用于输出低电平信号；
[0009]第一高电平信号源，用于输出第一高电平信号；
[0010]第二高电平信号源，用于输出第二高电平信号；
[0011]级联信号锁存模块，用于根据所述低电平信号以及所述第一高电平信号，对本级的级联信号进行锁存操作；
[0012]栅极驱动信号生成模块，用于根据所述低电平信号以及所述第一高电平信号，使用所述本级的级联信号，生成本级的预备栅极驱动信号；以及
[0013]栅极驱动信号输出模块，用于根据所述低电平信号、所述第一高电平信号、所述第二高电平信号以及所述本级的预备栅极驱动信号，输出所述本级的栅极驱动信号；
[0014]所述第一高电平信号的电压低于所述第二高电平信号的电压。
[0015]在本发明所述的GOA电路中，所述栅极驱动信号输出模块包括第一级反相器、第二级反相器以及第三级反相器；
[0016]其中所述第一级反相器根据所述低电平信号、所述第一高电平信号以及所述本级的预备栅极驱动信号，输出本级的初级栅极驱动信号；
[0017]所述第二级反相器根据所述低电平信号、所述第一高电平信号以及所述本级的初级栅极驱动信号，输出本级的次级栅极驱动信号；
[0018]所述第三级反相器根据所述低电平信号、所述第二高电平信号以及所述本级的次级栅极驱动信号，输出所述本级的栅极驱动信号。
[0019]在本发明所述的GOA电路中，所述第一级反相器包括第一PMOS晶体管以及第一NMOS晶体管；
[0020]所述第一匪OS晶体管的输入端与所述低电平信号源连接，所述第一NMOS晶体管的输出端与所述第二级反相器连接，所述第一 NMOS晶体管的控制端输入所述本级的预备栅极驱动信号；
[0021]所述第一PMOS晶体管的输入端与所述第一高电平信号源连接，所述第一 PMOS晶体管的输出端与所述第二级反相器连接，所述第一 PMOS晶体管的控制端输入所述本级的预备栅极驱动信号。
[0022]在本发明所述的GOA电路中，所述第二反相器包括第二PMOS晶体管以及第二NMOS晶体管；
[0023]所述第二匪OS晶体管的输入端与所述低电平信号源连接，所述第二NMOS晶体管的输出端与所述第三级反相器连接，所述第二 NMOS晶体管的控制端输入所述本级的初级栅极驱动信号；
[0024]所述第二PMOS晶体管的输入端与所述第一高电平信号源连接，所述第二 PMOS晶体管的输出端与所述第三级反相器连接，所述第二 PMOS晶体管的控制端输入所述本级的初级栅极驱动信号。
[0025]在本发明所述的GOA电路中，所述第三反相器包括第三PMOS晶体管、第三NMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管以及第四NMOS晶体管；
[0026]所述第三匪OS晶体管的输入端与所述低电平信号源连接，所述第三NMOS晶体管的输出端与所述第五PMOS晶体管的控制端连接，所述第三NMOS晶体管的控制端输入所述本级的次级栅极驱动信号；
[0027]所述第三PMOS晶体管的输入端与所述第四PMOS晶体管的输出端连接，所述第三PMOS晶体管的输出端与所述第五PMOS晶体管的控制端连接，所述第三PMOS晶体管的控制端输入所述本级的次级栅极驱动信号；
[0028]所述第四PMOS晶体管的输入端与所述第二高电平信号源连接，所述第四PMOS晶体管的控制端与所述第六NMOS晶体管的输出端连接；
[0029]所述第五PMOS晶体管的输入端与所述第二高电平信号源连接，所述第五PMOS晶体管的输出端与所述第六PMOS晶体管的输入端连接并输出所述本级的栅极驱动信号；
[0030]所述第六PMOS晶体管的控制端输入所述本级的初级栅极驱动信号；
[0031]所述第四匪OS晶体管的输入端与所述低电平信号源连接，所述第四NMOS晶体管的输出端与所述第四PMOS晶体管的控制端连接;所述第四NMOS晶体管的控制端输入所述本级的初级栅极驱动信号。
[0032]在本发明所述的GOA电路中，当所述本级的栅极驱动信号为高电平时，所述本级的栅极驱动信号为所述第二高电平信号；
[0033]当所述本级的栅极驱动信号为低电平时，所述本级的栅极驱动信号为所述低电平信号。
[0034]在本发明所述的GOA电路中，所述级联信号锁存模块包括第五匪OS晶体管、第六匪OS晶体管、第七匪OS晶体管、第八匪OS晶体管、第九匪OS晶体管、第十匪OS晶体管、第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第^^一PMOS晶体管、第十二 PMOS晶体管以及第十三PMOS晶体管；
[0035]所述第五匪OS晶体管的输入端与所述低电平信号源连接，所述第五NMOS晶体管的控制端输入本级的第一时钟信号，所述第五NMOS晶体管的输出端与所述第七PMOS晶体管的输出端连接；
[0036]所述第七PMOS晶体管的输入端与所述第一高电平信号源连接，所述第七PMOS晶体管的控制端输入本级的第一时钟信号；
[0037]所述第六匪OS晶体管的输入端与所述第七匪OS晶体管的输出端连接，所述第六NMOS晶体管的输出端与所述第八NMOS晶体管的控制端连接;所述第六NMOS晶体管的控制端输入本级的级联信号；
[0038]所述第七匪OS晶体管的输入端与所述低电平信号源连接，所述第七NMOS晶体管的控制端输入本级的第一时钟信号；
[0039]所述第八PMOS晶体管的输入端与所述第九PMOS晶体管的输出端连接，所述第八PMOS晶体管的输出端与所述第十PMOS晶体管的控制端连接，所述第八PMOS晶体管的控制端输入本级的级联信号；
[0040]所述第九PMOS晶体管的输入端与所述第一高电平信号源连接，所述第九PMOS晶体管的控制端与所述第五NMOS晶体管的输出端连接；
[0041]所述第八匪OS晶体管的控制端与所述第十PMOS晶体管的控制端连接，所述第八NMOS晶体管的输入端与所述低电平信号源连接，所述第八NMOS晶体管的输出端与所述栅极驱动信号生成模块连接；
[0042]所述第十PMOS晶体管的输入端与所述第一高电平信号源连接，所述第十PMOS晶体管的输出端与所述栅极驱动信号生成模块连接；
[0043]所述第十一PMOS晶体管的输入端与所述第一高电平信号源连接;所述第十一 PMOS晶体管的控制端输入复位信号;所述第十一 PMOS晶体管的输出端与所述第十PMOS晶体管的控制端连接；
[0044]所述第十二PMOS晶体管的输入端与所述第十三PMOS晶体管的输出端连接，所述第十二 PMOS晶体管的输出端与所述第十PMOS晶体管的控制端连接，所述第十二 PMOS晶体管的控制端与所述栅极驱动信号生成模块连接；
[0045]所述第十三PMOS晶体管的输入端与所述第一高电平信号源连接，所述第十三PMOS晶体管的控制端输入所述本级的第一时钟信号；
[0046]所述第九匪OS晶体管的输入端与所述第十匪OS晶体管的输出端连接，所述第九NMOS晶体管的输出端与所述第十PMOS晶体管的控制端连接，所述第九NMOS晶体管的控制端与所述栅极驱动信号生成模块连接；
[0047]所述第十匪OS晶体管的输入端与所述低电平信号源连接，所述第十NMOS晶体管的控制端输入所述本级的反相第一时钟信号。
[0048]在本发明所述的GOA电路中，所述栅极驱动信号生成模块包括第十一NMOS管、第十二NMOS管、第十四PMOS管以及第十五PMOS管；
[0049]所述第十四PMOS管的输入端与所述第一高电平信号源连接，所述第十四PMOS管的输出端与所述栅极驱动信号输出模块连接;所述第十四PMOS管的控制端与所述级联信号锁存模块连接；
[0050]所述第十五PMOS管的输入端与所述第一高电平信号源连接，所述第十五PMOS管的输出端与所述栅极驱动信号输出模块连接;所述第十五PMOS管的控制端输入本级的第二时钟信号；
[0051 ]所述第^^一NMOS管的输入端与所述第十二匪OS管的输出端连接，所述第^^一NMOS管的输出端与所述栅极驱动信号输出模块连接，所述第十一 NMOS管的控制端与所述级联信号锁存模块连接；
[0052]所述第十二NMOS管的输入端与所述低电平信号源连接，所述第十二 NMOS管的控制端输入本级的第二时钟信号。
[0053]本发明实施例还提供一种液晶显示面板，其包括数据线、扫描线、由设置在所述数据线和所述扫描线之间的像素单元以及GOA电路；
[0054]其中所述GOA电路包括:
[0055]低电平信号源，用于输出低电平信号；
[0056]第一高电平信号源，用于输出第一高电平信号；
[0057]第二高电平信号源，用于输出第二高电平信号；
[0058]级联信号锁存模块，用于根据所述低电平信号以及所述第一高电平信号，对本级的级联信号进行锁存操作；
[0059]栅极驱动信号生成模块，用于根据所述低电平信号以及所述第一高电平信号，使用所述本级的级联信号，生成本级的预备栅极驱动信号；以及
[0060]栅极驱动信号输出模块，用于根据所述低电平信号、所述第一高电平信号、所述第二高电平信号以及所述本级的预备栅极驱动信号，输出所述本级的栅极驱动信号；
[0061]所述第一高电平信号的电压低于所述第二高电平信号的电压。
[0062]在本发明所述的液晶显示面板中，所述栅极驱动信号输出模块包括第一级反相器、第二级反相器以及第三级反相器；
[0063]其中所述第一级反相器根据所述低电平信号、所述第一高电平信号以及所述本级的预备栅极驱动信号，输出本级的初级栅极驱动信号；
[0064]所述第二级反相器根据所述低电平信号、所述第一高电平信号以及所述本级的初级栅极驱动信号，输出本级的次级栅极驱动信号；
[0065]所述第三级反相器根据所述低电平信号、所述第二高电平信号以及所述本级的次级栅极驱动信号，输出所述本级的栅极驱动信号。
[0066]相较于现有的GOA电路及液晶显示面板，本发明的GOA电路及液晶显示面板通过双高电平信号源的设置，可有效的降低GOA电路及液晶显示面板的功耗;解决了现有的GOA电路及液晶显示面板的功耗较大的技术问题。
[0067]为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0068]图1为本发明的GOA电路的优选实施例的结构示意图；
[0069]图2为本发明的GOA电路的优选实施例的具体电路图；
[0070]图3为本发明的GOA电路的优选实施例的各信号的控制时序图。
【具体实施方式】
[0071]以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
[0072]在图中，结构相似的单元是以相同标号表示。
[0073]请参照图1，图1为本发明的GOA电路的优选实施例的结构示意图。本优选实施例的GOA电路10包括低电平信号源11、第一高电平信号源12、第二高电平信号源13、级联信号锁存模块14、栅极驱动信号生成模块15以及栅极驱动信号输出模块16。
[0074]低电平信号源11用于输出低电平信号;第一高电平信号源12用于输出第一高电平信号;第二高电平信号源13用于输出第二高电平信号；级联信号锁存模块14用于根据低电平信号以及第一高电平信号，对本级的级联信号进行锁存操作;栅极驱动信号生成模块15用于根据低电平信号以及第一高电平信号，使用本级的级联信号，生成本级的预备栅极驱动信号;栅极驱动信号输出模块16用于根据低电平信号、第一高电平信号、第二高电平信号以及本级的预备栅极驱动信号，输出本级的栅极驱动信号。其中第一高电平信号的电压低于第二高电平信号的电压。
[0075]请参照图2，图2为本发明的GOA电路的优选实施例的具体电路图。该栅极驱动信号输出模块16包括第一级反相器161、第二级反相器162以及第三级反相器163。
[0076]第一级反相器161根据低电平信号、第一高电平信号以及本级的预备栅极驱动信号，输出本级的初级栅极驱动信号A;第二级反相器162根据低电平信号、第一高电平信号以及本级的初级栅极驱动信号A，输出本级的次级栅极驱动信号;第三级反相器163根据低电平信号、第二高电平信号以及本级的次级栅极驱动信号，输出本级的栅极驱动信号。
[0077]其中第一级反相器161包括第一PMOS晶体管T21以及第一匪OS晶体管Tll;第一匪OS晶体管Tll的输入端与低电平信号源VGL连接，第一 NMOS晶体管Tll的输出端与第二级反相器162连接，第一WOS晶体管Tll的控制端输入本级的预备栅极驱动信号。第一 PMOS晶体管T21的输入端与第一高电平信号源VGH’连接，第一 PMOS晶体管T21的输出端与第二级反相器连接，第一 PMOS晶体管T21的控制端输入本级的预备栅极驱动信号。
[0078]第二反相器162包括第二 PMOS晶体管T22以及第二匪OS晶体管T12;第二匪OS晶体管T12的输入端与低电平信号源VGL连接，第二 NMOS晶体管T12的输出端与第三级反相器163连接，第二 NMOS晶体管T12的控制端输入本级的初级栅极驱动信号A;第二 PMOS晶体管T22的输入端与第一高电平信号源VGH’连接，第二 PMOS晶体管T22的输出端与第三级反相器163连接，第二 PMOS晶体管T22的控制端输入本级的初级栅极驱动信号A。
[0079]第三反相器163包括第三PMOS晶体管T23、第三匪OS晶体管T13、第四PMOS晶体管T24、第五PMOS晶体管T25、第六PMOS晶体管T26以及第四匪OS晶体管T14;第三匪OS晶体管T13的输入端与低电平信号源VGL连接，第三NMOS晶体管Tl的输出端与第五PMOS晶体管T25的控制端连接，第三NMOS晶体管T13的控制端输入本级的次级栅极驱动信号;第三PMOS晶体管T23的输入端与第四PMOS晶体管T24的输出端连接，第三PMOS晶体管T23的输出端与第五PMOS晶体管T25的控制端连接，第三PMOS晶体管T23的控制端输入本级的次级栅极驱动信号;第四PMOS晶体管T24的输入端与第二高电平信号源VGH连接，第四PMOS晶体管T24的控制端与第六PMOS晶体管T26的输出端连接;第五PMOS晶体管T25的输入端与第二高电平信号源VGH连接，第五PMOS晶体管T25的输出端与第六PMOS晶体管T26的输入端连接并输出本级的栅极驱动信号Gout;第六PMOS晶体管T26的控制端输入本级的初级栅极驱动信号A;第四匪OS晶体管T14的输入端与低电平信号源VGL连接，第四匪OS晶体管T14的输出端与第四PMOS晶体管T24的控制端连接;第四NMOS晶体管T14的控制端输入本级的初级栅极驱动信号A0
[0080]级联信号锁存模块包括第五NMOS晶体管T15、第六匪OS晶体管T16、第七匪OS晶体管T17、第八匪OS晶体管T18、第九匪OS晶体管T19、第十匪OS晶体管T1A、第七PMOS晶体管T27、第八PMOS晶体管T28、第九PMOS晶体管T29、第十PMOS晶体管T2A、第^^一PMOS晶体管T2B、第十二 PMOS晶体管T2C以及第十三PMOS晶体管T2D;
[0081 ]第五匪OS晶体管T15的输入端与低电平信号源VGL连接，第五匪OS晶体管T15的控制端输入本级的第一时钟信号CKl，第五NMOS晶体管T15的输出端与第七PMOS晶体管T27的输出端连接；
[0082] 第七PMOS晶体管T27的输入端与第一高电平信号源VGH’连接，第七PMOS晶体管T27的控制端输入本级的第一时钟信号CKl;
[0083 ]第六NMOS晶体管T16的输入端与第七NMOS晶体管T17的输出端连接，第六NMOS晶体管T16的输出端与第八WOS晶体管T18的控制端连接;第六NMOS晶体管T16的控制端输入本级的级联信号stn;
[0084]第七匪OS晶体管T17的输入端与低电平信号源VGL连接，第七匪OS晶体管T17的控制端输入本级的第一时钟信号CKl;
[0085]第八PMOS晶体管T28的输入端与第九PMOS晶体管T29的输出端连接，第八PMOS晶体管T28的输出端与第十PMOS晶体管T2A的控制端连接，第八PMOS晶体管T28的控制端输入本级的级联信号stn;
[0086]第九PMOS晶体管T29的输入端与第一高电平信号源VGH’连接，第九PMOS晶体管T29的控制端与第五NMOS晶体管T15的输出端连接；
[0087]第八NMOS晶体管T18的控制端与第十PMOS晶体管T2A的控制端连接，第八NMOS晶体管T18的输入端与低电平信号源VGL连接，第八NMOS晶体管T18的输出端与栅极驱动信号生成模块15连接；
[0088]第十PMOS晶体管T2A的输入端与第一高电平信号源VGH’连接，第十PMOS晶体管T2A的输出端与栅极驱动信号生成模块15连接；
[0089]第^^一PMOS晶体管T2B的输入端与第一高电平信号源VGH’连接;第^^一PMOS晶体管T2B的控制端输入复位信号RST;第^^一PMOS晶体管T2B的输出端与第十PMOS晶体管T2A的控制端连接；
[0090]第十二PMOS晶体管T2C的输入端与第十三PMOS晶体管T2D的输出端连接，第十二PMOS晶体管T2C的输出端与第十PMOS晶体管T2A的控制端连接，第十二 PMOS晶体管T2C的控制端与栅极驱动信号生成模块15连接；
[0091]第十三PMOS晶体管T2D的输入端与第一高电平信号源VGH’连接，第十三PMOS晶体管T2D的控制端输入本级的第一时钟信号CKl;
[0092]第九NMOS晶体管T19的输入端与第十匪OS晶体管TlA的输出端连接，第九NMOS晶体管T19的输出端与第十PMOS晶体管T2A的控制端连接，第九NMOS晶体管T19的控制端与栅极驱动信号生成模块15连接；
[0093]第十匪OS晶体管TlA的输入端与低电平信号源VGL连接，第十匪OS晶体管TlA的控制端输入本级的反相第一时钟信号CKl，。
[0094]栅极驱动信号生成模块15包括第^^一匪OS管TlB、第十二匪OS管TlC、第十四PMOS管T2E以及第十五PMOS管T2F;
[0095]第十四PMOS管T2E的输入端与第一高电平信号源VGH’连接，第十四PMOS管T2E的输出端与栅极驱动信号输出模块16连接;第十四PMOS管T2E的控制端与级联信号锁存模块14连接；
[0096]第十五PMOS管T2F的输入端与第一高电平信号源VGH’连接，第十五PMOS管T2F的输出端与栅极驱动信号输出模块16连接;第十五PMOS管T2F的控制端输入本级的第二时钟信号 CK2;
[0097]第^^一匪OS管TlB的输入端与第十二 NMOS管TlC的输出端连接，第^^一匪OS管TlB的输出端与栅极驱动信号输出模块16连接，第十一 NMOS管TlB的控制端与级联信号锁存模块14连接；
[0098]第十二匪OS管TlC的输入端与低电平信号源VGL连接，第十二匪OS管TlC的控制端输入本级的第二时钟信号CK2。
[0099]请参照图3，图3为本发明的GOA电路的优选实施例的各信号的控制时序图。本优选实施例的GOA电路10使用时，当本级的级联信号stn转为高电平时，本级的第一时钟信号CKl也转为高电平，这时第五NMOS晶体管T15导通，第七PMOS晶体管T27断开，从而第九PMOS晶体管T29导通。
[0100]第六NMOS晶体管T16导通，第七匪OS晶体管T17导通，第八PMOS晶体管T28断开，低电平信号源VGL的低电平信号输入到第八匪OS晶体管T18、第十PMOS晶体管T2A，这样第八WOS晶体管T18断开，第十PMOS晶体管T2A导通，将第一高电平信号传输至栅极驱动信号生成模块15以及第九NMOS晶体管T19和第十二 PMOS晶体管T2C的控制端。
[0101]第十二 PMOS晶体管T2C断开，第九NMOS晶体管T19导通，同时第十三PMOS晶体管T2D在第一时钟信号CKl的控制下断开，第十NMOS晶体管TlA在反相第一时钟信号CK1’的控制下断开。
[0102]第十四PMOS晶体管T2E在高电平的第一高电平信号的作用下断开，第^^一WOS晶体管TlB在高电平的第一高电平信号的作用下导通，第十五PMOS晶体管T2F在低电平的第二时钟信号的作用下导通，这样第一高电平信号(即本级的预备栅极驱动信号)传输至栅极驱动信号输出模块16的第一级反相器161。
[0103]第一级反相器161的第一NMOS晶体管Tll导通，第一 PMOS晶体管T21断开，第一级反相器161输出低电平信号(即本级的初级栅极驱动信号A)至第二级反相器162。
[0104]第二级反相器162的第二PMOS晶体管导通，第二匪OS晶体管断开，第二级反相器162输出第一高电平信号(即本级的次级栅极驱动信号)至第三级反相器163。
[0105]第三级反相器163在第一高电平信号的本级的次级栅极驱动信号的作用下，第三PMOS晶体管T23断开，第三匪OS晶体管T13导通，这样低电平信号传输至第五PMOS晶体管T25的控制端，这样第二高电平信号源VGH的第二高电平信号经过第五PMOS晶体管T25从第五PMOS晶体管T25的输出端Gout输出，即输出本级的栅极驱动信号。
[0106]当本级的级联信号stn转为低电平时，本级的第一时钟信号CKl也转为低电平，本级的第二时钟信号CK2转为高电平，这时第十五PMOS晶体管T2F断开，第十二 NMOS晶体管TlC在第二时钟信号CK2的作用下导通，这样低电平信号(即本级的预备栅极驱动信号)传输至栅极驱动信号输出模块16的第一级反相器161。
[0107]第一级反相器161的第一NMOS晶体管Tll断开，第一 PMOS晶体管T21导通，第一级反相器161输出第一高电平信号(即本级的初级栅极驱动信号A)至第二级反相器162。
[0108]第二级反相器162的第二 PMOS晶体管T22断开，第二匪OS晶体管T12导通，第二级反相器162输出低电平信号(即本级的次级栅极驱动信号)至第三级反相器163。
[0109]第三级反相器163在低电平信号的本级的次级栅极驱动信号的作用下，第三PMOS晶体管T23导通，第三NMOS晶体管T13断开，同时第四匪OS晶体管T14导通，第六PMOS晶体管T26断开，因此低电平信号输出至第四PMOS晶体管T24的控制端，第四PMOS晶体管T24也导通，这样第五PMOS晶体管T25的控制端输入第二高电平信号，第五PMOS晶体管T25处于断开状态，第五PMOS晶体管T25的输出端Gout停止输出本级的栅极驱动信号。
[0110]这样即完成了本优选实施例的GOA电路10的栅极驱动信号的生成过程。
[0111]本优选实施例的GOA电路通过双高电平信号源的设置，使用功耗较低的第一高电平信号源生成预备栅极驱动信号、初级栅极驱动信号以及次级栅极驱动信号，使用功耗较高的第二高电平信号生成栅极驱动信号，因此该GOA电路的整体功耗较低，有效的降低GOA电路及液晶显示面板的功耗。
[0112]本发明还提供一种液晶显示面板，该液晶显示面板包括数据线、扫描线、由设置在数据线和扫描线之间的像素单元以及GOA电路。
[0113]该GOA电路包括低电平信号源、第一高电平信号源、第二高电平信号源、级联信号锁存模块、栅极驱动信号生成模块以及栅极驱动信号输出模块。
[0114]低电平信号源用于输出低电平信号；第一高电平信号源用于输出第一高电平信号;第二高电平信号源用于输出第二高电平信号；级联信号锁存模块用于根据低电平信号以及第一高电平信号，对本级的级联信号进行锁存操作;栅极驱动信号生成模块用于根据低电平信号以及第一高电平信号，使用本级的级联信号，生成本级的预备栅极驱动信号;栅极驱动信号输出模块用于根据低电平信号、第一高电平信号、第二高电平信号以及本级的预备栅极驱动信号，输出本级的栅极驱动信号。其中第一高电平信号的电压低于第二高电平信号的电压。
[0115]优选的，栅极驱动信号输出模块包括第一级反相器、第二级反相器以及第三级反相器;其中第一级反相器根据低电平信号、第一高电平信号以及本级的预备栅极驱动信号，输出本级的初级栅极驱动信号；第二级反相器根据低电平信号、第一高电平信号以及本级的初级栅极驱动信号，输出本级的次级栅极驱动信号;第三级反相器根据低电平信号、第二高电平信号以及本级的次级栅极驱动信号，输出本级的栅极驱动信号。
[0116]本发明的液晶显示面板的具体工作原理与上述的GOA电路的优选实施例中的描述相同或相似，具体请参见上述GOA电路的优选实施例中的相关描述。
[0117]本发明的GOA电路及液晶显示面板通过双高电平信号源的设置，可有效的降低GOA电路及液晶显示面板的功耗;解决了现有的GOA电路及液晶显示面板的功耗较大的技术问题。
[0118]综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
【主权项】
1.一种GOA电路，其特征在于，包括: 低电平信号源，用于输出低电平信号； 第一高电平信号源，用于输出第一高电平信号； 第二高电平信号源，用于输出第二高电平信号； 级联信号锁存模块，用于根据所述低电平信号以及所述第一高电平信号，对本级的级联信号进行锁存操作； 栅极驱动信号生成模块，用于根据所述低电平信号以及所述第一高电平信号，使用所述本级的级联信号，生成本级的预备栅极驱动信号；以及 栅极驱动信号输出模块，用于根据所述低电平信号、所述第一高电平信号、所述第二高电平信号以及所述本级的预备栅极驱动信号，输出所述本级的栅极驱动信号； 所述第一高电平信号的电压低于所述第二高电平信号的电压。2.根据权利要求1所述的GOA电路，其特征在于，所述栅极驱动信号输出模块包括第一级反相器、第二级反相器以及第三级反相器； 其中所述第一级反相器根据所述低电平信号、所述第一高电平信号以及所述本级的预备栅极驱动信号，输出本级的初级栅极驱动信号； 所述第二级反相器根据所述低电平信号、所述第一高电平信号以及所述本级的初级栅极驱动信号，输出本级的次级栅极驱动信号； 所述第三级反相器根据所述低电平信号、所述第二高电平信号以及所述本级的次级栅极驱动信号，输出所述本级的栅极驱动信号。3.根据权利要求2所述的GOA电路，其特征在于，所述第一级反相器包括第一PMOS晶体管以及第一 NMOS晶体管； 所述第一 NMOS晶体管的输入端与所述低电平信号源连接，所述第一 NMOS晶体管的输出端与所述第二级反相器连接，所述第一 NMOS晶体管的控制端输入所述本级的预备栅极驱动信号； 所述第一 PMOS晶体管的输入端与所述第一高电平信号源连接，所述第一 PMOS晶体管的输出端与所述第二级反相器连接，所述第一 PMOS晶体管的控制端输入所述本级的预备栅极驱动信号。4.根据权利要求2所述的GOA电路，其特征在于，所述第二反相器包括第二PMOS晶体管以及第二 NMOS晶体管； 所述第二 NMOS晶体管的输入端与所述低电平信号源连接，所述第二 NMOS晶体管的输出端与所述第三级反相器连接，所述第二 NMOS晶体管的控制端输入所述本级的初级栅极驱动信号； 所述第二 PMOS晶体管的输入端与所述第一高电平信号源连接，所述第二 PMOS晶体管的输出端与所述第三级反相器连接，所述第二 PMOS晶体管的控制端输入所述本级的初级栅极驱动信号。5.根据权利要求2所述的GOA电路，其特征在于，所述第三反相器包括第三PMOS晶体管、第三匪OS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管以及第四匪OS晶体管； 所述第三NMOS晶体管的输入端与所述低电平信号源连接，所述第三NMOS晶体管的输出端与所述第五PMOS晶体管的控制端连接，所述第三NMOS晶体管的控制端输入所述本级的次级栅极驱动信号； 所述第三PMOS晶体管的输入端与所述第四PMOS晶体管的输出端连接，所述第三PMOS晶体管的输出端与所述第五PMOS晶体管的控制端连接，所述第三PMOS晶体管的控制端输入所述本级的次级栅极驱动信号； 所述第四PMOS晶体管的输入端与所述第二高电平信号源连接，所述第四PMOS晶体管的控制端与所述第六PMOS晶体管的输出端连接； 所述第五PMOS晶体管的输入端与所述第二高电平信号源连接，所述第五PMOS晶体管的输出端与所述第六PMOS晶体管的输入端连接并输出所述本级的栅极驱动信号； 所述第六PMOS晶体管的控制端输入所述本级的初级栅极驱动信号； 所述第四NMOS晶体管的输入端与所述低电平信号源连接，所述第四NMOS晶体管的输出端与所述第四PMOS晶体管的控制端连接;所述第四NMOS晶体管的控制端输入所述本级的初级栅极驱动信号。6.根据权利要求1所述的GOA电路，其特征在于， 当所述本级的栅极驱动信号为高电平时，所述本级的栅极驱动信号为所述第二高电平信号； 当所述本级的栅极驱动信号为低电平时，所述本级的栅极驱动信号为所述低电平信号。7.根据权利要求1所述的GOA电路，其特征在于，所述级联信号锁存模块包括第五匪OS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第九NMOS晶体管、第十NMOS晶体管、第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第^^一PMOS晶体管、第十二 PMOS晶体管以及第十三PMOS晶体管； 所述第五匪OS晶体管的输入端与所述低电平信号源连接，所述第五NMOS晶体管的控制端输入本级的第一时钟信号，所述第五NMOS晶体管的输出端与所述第七PMOS晶体管的输出端连接； 所述第七PMOS晶体管的输入端与所述第一高电平信号源连接，所述第七PMOS晶体管的控制端输入本级的第一时钟信号； 所述第六NMOS晶体管的输入端与所述第七NMOS晶体管的输出端连接，所述第六NMOS晶体管的输出端与所述第八NMOS晶体管的控制端连接;所述第六NMOS晶体管的控制端输入本级的级联信号； 所述第七匪OS晶体管的输入端与所述低电平信号源连接，所述第七NMOS晶体管的控制端输入本级的第一时钟信号； 所述第八PMOS晶体管的输入端与所述第九PMOS晶体管的输出端连接，所述第八PMOS晶体管的输出端与所述第十PMOS晶体管的控制端连接，所述第八PMOS晶体管的控制端输入本级的级联信号； 所述第九PMOS晶体管的输入端与所述第一高电平信号源连接，所述第九PMOS晶体管的控制端与所述第五NMOS晶体管的输出端连接； 所述第八NMOS晶体管的控制端与所述第十PMOS晶体管的控制端连接，所述第八NMOS晶体管的输入端与所述低电平信号源连接，所述第八匪OS晶体管的输出端与所述栅极驱动信号生成模块连接； 所述第十PMOS晶体管的输入端与所述第一高电平信号源连接，所述第十PMOS晶体管的输出端与所述栅极驱动信号生成模块连接； 所述第十一 PMOS晶体管的输入端与所述第一高电平信号源连接;所述第十一 PMOS晶体管的控制端输入复位信号;所述第十一 PMOS晶体管的输出端与所述第十PMOS晶体管的控制端连接； 所述第十二 PMOS晶体管的输入端与所述第十三PMOS晶体管的输出端连接，所述第十二PMOS晶体管的输出端与所述第十PMOS晶体管的控制端连接，所述第十二 PMOS晶体管的控制端与所述栅极驱动信号生成模块连接； 所述第十三PMOS晶体管的输入端与所述第一高电平信号源连接，所述第十三PMOS晶体管的控制端输入所述本级的第一时钟信号； 所述第九NMOS晶体管的输入端与所述第十匪OS晶体管的输出端连接，所述第九NMOS晶体管的输出端与所述第十PMOS晶体管的控制端连接，所述第九NMOS晶体管的控制端与所述栅极驱动信号生成模块连接； 所述第十匪OS晶体管的输入端与所述低电平信号源连接，所述第十NMOS晶体管的控制端输入所述本级的反相第一时钟信号。8.根据权利要求1所述的GOA电路，其特征在于，所述栅极驱动信号生成模块包括第十一NMOS管、第十二 NMOS管、第十四PMOS管以及第十五PMOS管； 所述第十四PMOS管的输入端与所述第一高电平信号源连接，所述第十四PMOS管的输出端与所述栅极驱动信号输出模块连接;所述第十四PMOS管的控制端与所述级联信号锁存模块连接； 所述第十五PMOS管的输入端与所述第一高电平信号源连接，所述第十五PMOS管的输出端与所述栅极驱动信号输出模块连接;所述第十五PMOS管的控制端输入本级的第二时钟信号； 所述第i NMOS管的输入端与所述第十二匪OS管的输出端连接，所述第^ 匪OS管的输出端与所述栅极驱动信号输出模块连接，所述第十一 NMOS管的控制端与所述级联信号锁存模块连接； 所述第十二 NMOS管的输入端与所述低电平信号源连接，所述第十二 NMOS管的控制端输入本级的第二时钟信号。9.一种液晶显示面板，其特征在于，包括数据线、扫描线、由设置在所述数据线和所述扫描线之间的像素单元以及GOA电路； 其中所述GOA电路包括: 低电平信号源，用于输出低电平信号； 第一高电平信号源，用于输出第一高电平信号； 第二高电平信号源，用于输出第二高电平信号； 级联信号锁存模块，用于根据所述低电平信号以及所述第一高电平信号，对本级的级联信号进行锁存操作； 栅极驱动信号生成模块，用于根据所述低电平信号以及所述第一高电平信号，使用所述本级的级联信号，生成本级的预备栅极驱动信号；以及 栅极驱动信号输出模块，用于根据所述低电平信号、所述第一高电平信号、所述第二高电平信号以及所述本级的预备栅极驱动信号，输出所述本级的栅极驱动信号； 所述第一高电平信号的电压低于所述第二高电平信号的电压。10.根据权利要求9所述的液晶显示面板，其特征在于，所述栅极驱动信号输出模块包括第一级反相器、第二级反相器以及第三级反相器； 其中所述第一级反相器根据所述低电平信号、所述第一高电平信号以及所述本级的预备栅极驱动信号，输出本级的初级栅极驱动信号； 所述第二级反相器根据所述低电平信号、所述第一高电平信号以及所述本级的初级栅极驱动信号，输出本级的次级栅极驱动信号； 所述第三级反相器根据所述低电平信号、所述第二高电平信号以及所述本级的次级栅极驱动信号，输出所述本级的栅极驱动信号。
【文档编号】G09G3/36GK106098001SQ201610632453
【公开日】2016年11月9日
【申请日】2016年8月4日 公开号201610632453.5, CN 106098001 A, CN 106098001A, CN 201610632453, CN-A-106098001, CN106098001 A, CN106098001A, CN201610632453, CN201610632453.5
【发明人】龚强, 陈归, 王超
【申请人】武汉华星光电技术有限公司