专利名称：译码电路和使用该译码电路的显示装置的制作方法
技术领域：
本发明涉及对多比特数字信号执行译码并输出与该多比特数字信号相对应的电信号(电压)的译码电路，特别涉及用于将多比特数字信号转换为模拟信号的数字/模拟转换的译码电路，以及使用该译码电路的显示装置。更具体地说，本发明涉及在图像显示装置中，产生与输入像素数据相应的像素写入电压的、数字/模拟转换部的译码电路结构。
背景技术：
当从多个输出候补中选择出一个候补的情况下，一般使用译码电路。通过利用n比特的数字信号，能够从2的n次幂个输出对象中选择出一个候补，与分别针对各输出候补而输入选择信号的结构相比，能够降低电路占用面积。
译码电路的结构依利用该译码电路的用途而不同。例如，在象存储器电路中的阵列译码电路等那样，将多个信号线中的1个向选择状态驱动的情况下，象NAND型译码电路等那样，使用利用逻辑选通(logic gate)的译码电路。根据n比特数字信号的比特值的组合，按照逻辑选通的输出信号而将多条信号线中的1条信号线驱动为选择状态。
另一方面，在从多个电信号(表示电流或者电压)中选择1个电信号并输出的情况下，使用应用了开关矩阵的ROM型译码电路。按照输入多比特信号而使开关矩阵内的开关元件成为选择性导通的状态，从而确定1个电信号的传输通路。1个电信号沿着该经确定的路径被传送到输出部。开关元件和输入多比特信号的连接是唯一的且是被固定设置的，另外，开关元件的导通/截止状态与对应的输入信号位的关系也是唯一确定的。
这种ROM型译码电路大多被用作查找表，对于具体的一种用途，有将输入多比特信号(由多个比特构成的数字信号)转换为模拟信号(电压)的数字/模拟转换电路。准备与输入多比特信号可表现的电平分别对应的基准电压。译码操作时，选择与输入的多比特信号的值相对应的基准电压。输入多比特信号的表现值是离散值，另外，基准电压电平也是离散的。这种数字/模拟转换电路，例如用于在液晶显示装置中产生像素的写入电压的驱动装置内。与输入像素数据相对应地选择基准电压，并向液晶元件等显示元件的像素电极写入该所选基准电压。显示元件为液晶元件的情况下，像素的亮度由于是按照像素电极间的电压来设定的，因此，在液晶元件中，能够表现白和黑之间的中间值，从而可以进行灰度等级显示。通过分别按照红(R)、绿(G)和蓝(B)来设置该液晶元件，从而实现彩色图像的灰度等级显示。
图像数据是n比特的情况下，可以有2的n次幂个灰度等级显示。因此，作为基准电压电平，需要有2的n次幂个电平。举个例子，在n＝6的情况下，2的6次幂是64，因此，红(R)、绿(G)和蓝(B)分别可以有64个灰度等级显示，从而实现26万种颜色的多色显示。另外，在n＝8的情况下，红(R)、绿(G)和蓝(B)分别可有256(2的8次幂)个灰度等级显示，从而可实现1977万种颜色的多色显示。
现在，我们考虑每一色的数字/模拟转换电路。在利用ROM型译码电路来实现数字/模拟转换电路的情况下，在利用开关矩阵的结构中，单纯地对应于各基准电压电平分别接受各输入信号位的开关晶体管被串联连接。这种情况下，需要n×(2^n)个开关元件，从而增大了译码电路的布局面积。这里，符号“^”表示幂。因此，在同一芯片上形成了与显示面板一体的驱动电路的情况下，芯片面积变大，从而成为对显示装置的小型化的大障碍。
在特开2000-242209号公报(文献1)、特开2000-066642号公报(文献2)以及特开2003-029687号公报(文献3)中，分别揭示了试图减小该数字/模拟转换电路的布局面积的结构。
在文献1中所示的结构中，分别与基准电压相对应，设置了灰度等级选择单元。灰度等级选择单元分别由根据输入像素数据的比特组合而选择导通的多个开关元件的串联体构成，它们被耦合到公共输出线(列线)上。开关元件由P沟道MOS晶体管(绝缘栅型场效应晶体管)或N沟道MOS晶体管构成。MOS晶体管由TFT(薄膜晶体管)形成，不需要用于分离P沟道MOS晶体管和N沟道MOS晶体管的阱(well)区，从而减小电路的布局面积。单纯地，通过利用开关元件的串联体来构成灰度等级选择单元，与利用选择开关、锁存电路以及译码电路来构成1个灰度等级选择单元的情况相比，降低了元件数，从而实现了降低电路布局面积。
在文献2所示的结构中，将输入像素数据比特分为高位数据比特和低位数据比特。作为基准电压线，设置了与高位比特组可表现的灰度等级数目相对应的基准电压线。与低位比特组表现的值相对应地设置了基准电压选择定时，另外，各基准电压线上的电压的电压电平被调整，以便该电压电平每次上升1个量子步幅(quantum step)。根据按该低位比特组的译码结果而生成的选择定时信号，激活高位比特组译码电路，选择由选择定时信号确定的基准电压，并将其传送到输出线上(连接像素元件的列线)。利用高位比特组来选择出发基准电压，按照与低位比特组的值相对应的定时，来移动基准电压电平并激活高位比特组译码电路，通过利用高位比特译码器来选择对应的移动后的基准电压，从而实现降低构成灰度等级选择单元的开关元件数。在该高位比特组译码电路的灰度等级选择单元中，开关元件由P沟道MOS晶体管或N沟道MOS晶体管构成。
在文献3所示的结构中，将输入像素数据分为高位比特组和低位比特组，利用高位比特组来选择基准电压线。使用低位比特组，来调整高位比特译码电路的选择信号的激活期间。另一方面，各基准电压线的电压电平从出发基准电压开始，每规定时间被更新1个量子步幅。写入到像素数据线(列线)的电压电平最终被驱动到与输入像素数据相对应的电压电平。在灰度等级选择单元中，P沟道或者是N沟道MOS晶体管仅仅被串联连接。各灰度等级选择单元的输出被共同连接到输出线。因此，在该文献3中，也通过配置应答像素数据比特的高位比特的开关晶体管和应答由低位数据比特组的译码器所引起的选择信号的开关晶体管的串联体，不需要锁存电路等，降低元件数，从而实现降低数字/模拟转换电路的占有面积。
在文献1到3所示的结构中，作为传输基准电压的模拟开关，使用了单极性的MOS晶体管(P沟道晶体管或N沟道晶体管)。因此，为了抑制该阈值电压的影响、正确地传输基准电压，与利用CMOS结构的模拟开关的情况相比，信号振幅有必要增大。因此，产生了以下问题生成与这些输入像素数据相对应的控制信号(选择信号)的电路的电流消耗增大。另外，为了使用MOS晶体管来得到充足的驱动能力，需要增大开关元件的沟道宽度，从而降低了由于元件数目降低而导致的布局面积降低的效果。
另外，在文献1所示的结构中，各灰度等级选择单元的输出级的晶体管共同连接至输出线。对于各基准电压线配置了灰度等级选择单元，根据像素数据比特，最终级(与输出线最近的晶体管)变为导通状态。因此，灰度等级选择单元的半数的最终级MOS晶体管成为导通状态，在输出信号线上，连接了大量的MOS晶体管的导通电容，从而使其寄生电容增大。
另外，在文献2所示的结构中，按照高位比特可表现的灰度等级数目来准备基准电压线，根据基于低位比特的译码结果所确定的定时来选择1个基准电压线，另外，使基准电压电平顺序上升。因此，在基准电压的变化定时与作为低位比特译码结果的选择定时信号的定时相偏离的情况下，产生了不能传送足够正确的电平的基准电压的问题。另外，各基准电流分别按1量子步幅，发生与低位比特对应的灰度等级数那么多的变化，从而，基准电压发生部的结构变复杂。另外，在灰度等级选择单元中，设置了对译码结果进行锁存的锁存电路，以及按照锁存电路的输出信号来选择基准电压线以连接到输出线上的选择开关，从而产生了灰度等级选择单元的元件数目变大、电路的布局面积变大这类问题。
在文献3所示的结构中，在灰度等级选择单元中，同样，P沟道或N沟道MOS晶体管用作开关元件，与文献1相同，开关元件的导通/非导通控制用的信号的振幅需要变大，因此增大了功耗。另外，还存在以下情况利用低位比特生成的选择信号被共同提供给连接至输出线的晶体管，使这些灰度等级选择单元的开关元件变为共同导通的状态。这样就存在输出线的寄生电容变大的期间，从而产生了以下问题不能高速地执行与该输出线的输入像素数据相对应的灰度等级电平的更新。另外，作为开关元件，使用了MOS晶体管，由于该驱动器变大，同样，布局面积也增大。
在应用了这些文献1到3所示的译码电路的显示装置中，为了高精细化而大幅提升像素数，使数字/模拟转换电路的布局面积特别是芯片面积不能减小。因此，既便利用例如是TFT(薄膜型晶体管)来实现多数MOS晶体管，但由于增大了像素的开关晶体管数目，芯片为了沿着窄方向布局数字/模拟转换电路，而对1列配置的开关晶体管执行2列配置等布局，从而必需要增加垂直方向的尺寸，这就产生了以下问题使布局的自由度非常受限，难以实现有效的电路设计。
对这种灰度等级选择用的开关元件，使用P沟道MOS晶体管或N沟道MOS晶体管，在其控制信号的振幅变大的情况下，耐压特性恶化，元件寿命受到恶劣影响。作为其对策，在单纯将CMOS型模拟开关用作开关元件的情况下，还会进一步使众多负载电容(导通电容)对输出线成为寄生，从而产生不能高度地执行译码操作的问题。另外，由于使用的开关元件的总署多，因此，难以以小面积来执行有效的布局，另外，还会产生制造时的成品率低这类问题。
这种译码电路的结构不仅仅受限于应用在根据输入数字数据来生成模拟电压的数字/模拟转换电路的结构内，例如，既便在利用译码电路来确定某个信号的传输通路的开关矩阵该电路等结构内，也会产生同样的问题。
发明内容
本发明的目的在于，提供一种高可靠性的译码电路，它能够以小占有面积来高速地执行译码操作，产生与输入信号相对应的输出信号。
本发明的其他目的是提供一种高可靠性的数字/模拟转换用译码电路以及包含该译码电路的图像显示装置，所述数字/模拟转换用译码电路能够以很少的元件数高速地执行输入数据的译码操作，生成模拟信号。
用于解决问题的手段有关本发明的译码电路包含第1比特组译码电路，与具有多个比特的多比特数字数据的第1比特组对应设置，对第1比特组执行译码；以及，第2比特组译码电路，与由该多比特数字信号中的多个比特组成的第2比特组对应设置、且对第2比特组执行译码，选择第1比特组译码电路的输出信号，并输出表示译码结果的信号。多比特数字数据被分割为至少一个具有多个比特的多个比特组。这多个比特组包含该第1比特组。
第1比特组译码电路包含第一子译码电路，它是与多个分别包含多个输出候补信号的组对应配置的。第1子译码电路共同接受第1比特组的比特，并在对应的输出候补的组中选择1个输出候补。
第2比特组译码电路具有多个第2子译码电路，它是对应于第1子译码电路而设置的、且共同接受第2比特组，选择第1子译码电路的输出电信号，之后，输出到输出线上。各第2子译码电路包含分别对应第2比特组的比特而设置的、且应答对应的比特而选择性地导通的开关元件的串联体。各串联体被共同连接到输出线，向该输出线输出表示译码结果的电信号。
针对多个第1子译码电路的每一个，配置了利用1个串联信号传输通路形成的第1子译码电路。因此，能够降低连接在输出线上的开关元件的数目，能够降低输出线的寄生电容，能够高速地生成译码结果信号。另外，针对多个第1子译码电路的每一个，仅配置了1个串联信号传输通路，能够降低译码电路的构成要素的数目，能够降低布局面积。
由于降低了开关元件的数目，因此，能够减轻生成开关元件驱动用控制信号的缓冲器电路的驱动负载，能够降低缓冲器电路的驱动力，能够减轻缓冲器电路的功耗以及占有面积。
另外，还由于降低了输出信号线的寄生电容，因此，能够降低驱动传导到输出信号线上的电信号的缓冲器电路的驱动力，能够降低该缓冲器电路的功耗。由于能够降低缓冲器电路的构成要素的晶体管的驱动力，因此，能够降低晶体管的大小(沟道宽度)，据此，能够实现低功耗以及小布局面积。
在显示装置中，降低了数字/模拟转换电路的占有面积，因此，降低了显示装置整体的占有面积。
通过参照附图所作的用于理解本发明的以下的详细说明，将会使本发明的上述以及其他目的、特征、方面以及优点更加清楚。
图1示意性地图示了根据本发明实施方式1的译码电路的结构。
图2具体图示了图1所示的译码电路的1个第1子译码电路以及第2子译码电路的结构。
图3A图示了图2所示的正极性开关的电气等效电路，图3B图示了图2所示的负极性开关的电气等效电路。
图4示意性地图示了图3所示的MOS晶体管的剖面结构的一个例子。
图5图示了本发明实施方式1的译码电路的具体例子。
图6一览图示了图5所示的译码电路的各开关变为导通状态时的控制节点逻辑电平，以及选择灰度等级8时的开关元件的导通/断开状态。
图7图示了根据本发明实施方式2的译码电路的结构。
图8一览图示了图7所示的译码电路的各开关元件变为导通状态时的控制节点的逻辑电平，以及选择灰度等级8时的各开关元件的导通/断开状态。
图9示意性地图示了根据本发明实施方式3的显示装置的腰部的结构。
图10图示了图9所示的基准电压发生电路的结构的一个例子。
图11图示了图9所示的产生选择控制信号和切换控制信号的部分的结构的一个例子。
图12是表示图9所示的显示装置的译码操作的时序图。
具体实施例方式图1示意性地图示了根据本发明实施方式1的译码电路的结构。在图1中，译码电路包含第1译码电路1，该电路根据多比特数据DIN的低位比特组LBG，从选择候补组SIG0-SIGk中针对各候补组选择1个候补；以及，第2译码电路2，该电路根据多比特译码DIN的高位比特组UBG，从第1译码电路1的输出中选择1个输出，生成输出信号SO。
多比特数据DIN其低位比特组LBG是N比特，高位比特组UBG包含M比特。选择候补组SIG0-SIGk分别包含2^N比特的电信号。电信号是逻辑信号、电压或电流中的任何一种。这些选择候补组SIG0-SIGk按照高位比特组UBG的比特数M而被分割为组，满足k+1＝2^M的关系。
第1译码电路1包含第1子译码电路FSD0-FSDk，它们分别对应这些选择候补组SIG0-SIGk而被设置，分别共同接受低位比特组LBG的N比特，并从对应的选择候补组中选择1个候补电信号。
第2译码电路2包含第2子译码电路SSD0-SSDk，它们分别对应这些第1子译码电路FSD0-FSDk而设置，分别共同接受高位比特组UBG的M比特，并选择对应的第1子译码电路FSD0-FSDk的输出电信号。第2子译码电路SSD0-SSDk分别由1个开关元件的串联体构成，这些输出部被共同耦合到输出信号线4。
在第1子译码电路FSD0-FSDk的每一个中，选择1个电信号。第2子译码电路SSD0-SSDk的1个变为导通状态，将对应的第1子译码电路的输出信号传送到输出信号线4。
选择候补的合计数合计为2^N(k+1)。另一方面，连接到输出信号线4上的第2子译码电路SSD0-SSDk的数字是(k+1)。这些第2子译码电路SSD0-SSDk，与针对选择候补的每一个而设置的情况下的数目(2^N)×(k+1)相比，能够大幅降低第2子译码电路的数目，能够大幅降低输出信号线4的寄生电容。
图2具体图示了图1所示的译码电路的第1子译码电路FSDi以及对应的第2子译码电路SSDi的结构。
在图2中，与第1子译码电路FSDi对应的选择候补组SIGi包含输入电信号SI<0>、......、SI<j>。其中，满足(j+1)＝2^N的关系。
第1子译码电路FSDi包含针对输入电信号SI<0>-SI<j>中的每一个而设置的选择单元UNT0-UNTj。这些选择单元UNT0-UNTj分别包含开关元件的串联体。对这些串联体的各开关元件，分别提供低位比特组LBG的比特LB<0>-LB<N-1>。在选择单元UNT0-UNTj的每一个中，作为开关元件，选择性地配置了对应的比特为H电平时导通的开关元件(正极性开关)SWH，以及对应的比特为L电平时导通的开关元件(负极性开关)SWL。在图2中，作为一个例子，选择单元UNT0由对应的比特为L电平时导通的负极性开关SWL的串联体构成，选择单元UNT(j-1)包含比特LB<0>为L电平时导通的负极性开关SWL，以及比特LB<1>......LB<N-1>为H电平时导通的正极性开关SWH的串联体。选择单元UNTj包含比特LB<0>-LB<N-1>分别为H电平时导通的正极性开关SWH的串联体。
这些选择单元UNT0-UNTj共同经过图中的纵向配线而耦合到下一级的第2子译码电路SSDi。
这些选择单元UNT0-UNTj中的正极性开关SWH和负极性开关SWL的配置是唯一确定的，以便根据低位比特组LBG的比特LB<0>-LB<N-1>，择一地使1个选择单元变为导通状态。利用这些选择单元UNT0-UNTj执行第1译码操作根据低位比特组LBG，从对应的选择候补组SIGi中选择1个电信号。
第2子译码电路SSDi包含分别于各栅极接受高位比特组UBG的比特UB<0>-UB<M-1>的开关元件的串联体。在图2中，第2子译码电路SSDi，作为该串联体的开关元件，例示了包含比特UB<0>为H电平时导通的正极性开关SWH、比特UB<1>为L电平时导通的负极性开关SWL、以及比特UB<M-1>为H电平时导通的正极性开关SWH的情况。
第2子译码电路SSDi中，对应于该第2子译码电路SSDi的配置位置，而确定了正极性开关SWH和负极性开关SWL的排列。图1所示的第2子译码电路SSD0-SSDk中的1个，根据高位比特组UBG的比特UB<0>-UB<M-1>而被确定，以便择一地成为导通状态。利用第2子译码电路SSDi来执行第2译码操作，用于选择第1子译码电路FSDi的输出。
M、N既可以彼此相等，也可以不等，根据实现的译码电路的结构或者是选择候补的数目来适当地设置该值。另外，也可以不将数据比特分割为高位比特组和低位别组2个组，而进一步构成多级译码电路。也可以是，最终级的子译码电路分别由1个开关串联体构成，在多个最终级子译码电路中，择一地使1个最终级译码电路成为导通状态。
图3A和3B图示了图2所示的正极性开关SWH和负极性开关SWL的结构的一个例子。正极性开关SWH和负极性开关SWL如图3A和3B所示，由CMOS(互补MOS)模拟开关(传输门)构成。即，如图3A所示，正极性开关SWH包含连接在节点NDI和NDO之间且于其栅极上接受位D的N沟道MOS晶体管NTa，以及连接在节点NDI和NDO之间且在其栅极上接受互补的位/D的P沟道MOS晶体管PTa。位D和/D是互补信号。位D为“1”(H电平)时，位/D为“0”(L电平)。因此，正极性开关SWH在位D为“1”时，MOS晶体管NTa和PTa全都变为导通状态，从而使节点NDI和NDO电耦合。位D在为“0”时，MOS晶体管NTa和PTa同时变为截止状态，从而使节点NDI和NDO电分离。
负极性开关SWL如图3B所示，包含连接在节点NDI和NDO之间且在其栅极上接受互补位/D的N沟道MOS晶体管NTb、以及连接在节点NDI和NDO之间且在其栅极上接受位D的P沟道MOS晶体管PTb。在位D为L电平(“0”)时，MOS晶体管NTb和PTb同时变为导通状态，从而使节点NDI和NDO电连接。另一方面，在位D为H电平(“1”)时，MOS晶体管NTb和PTb同时变为截止状态，从而使节点NDI和NDO电分离。
因此，如该图3A和3B所示，既便利用CMOS模拟开关，连接到输出线号线4上的导通状态的MOS晶体管的数目为(k+1)，与针对每个选择候补分别设置串联信号传输路径的情况下的(2^N)×(k+1)相比，能够大幅降低导通状态的开关元件的数目，能够大幅降低输出信号线的寄生电容。
另外，开关元件的数目能够降低，在布局上产生了裕量，能够加大构成各开关元件SWH和SWL的MOS晶体管的尺寸，能够降低信号传输通路的阻抗。
另外，利用CMOS模拟开关，在传播电信号时，由于将互补信号用作导通控制信号，因此，没有必要考虑MOS晶体管的阈值电压损失，没有必要扩大导通控制信号的信号振幅。例如，在选择候补为电压时，能够利用在这些选择候补电压的最大电压和最小电压间进行变化的信号，从而降低了生成导通控制信号(数据比特)的电路的电流消耗，另外，能够缩短调节导通控制信号(数据比特)之前所需要的时间，能够在较早的时刻开始译码操作。
图4简要地图示了构成开关元件的MOS晶体管的剖面结构的一个例子。在图4中，作为一个例子，MOS晶体管(PTa、PTb、NTa、NTb)是利用底栅(bottom gate)型低温多晶硅TFT(薄膜晶体管)来实现的。该薄膜晶体管包含形成在绝缘性基板上的栅极电极10、以覆盖栅极电极10的形式形成的栅极绝缘膜12、以及形成于栅极绝缘膜12上的多晶硅层14。
栅极绝缘膜12具有例如是由氮化硅膜(SiN)形成的第1栅极绝缘膜12a、以及例如是由二氧化硅(SiO2)膜形成的第2绝缘膜12b的多层膜结构。
多晶硅层14包含互相分离形成的第1导电型高浓度掺杂区15b和15c、分别与每个高浓度掺杂区15b和15c邻接而形成的第1导电型的低掺杂浓度区15d和15e、以及形成于这些低浓度掺杂区15d和15e之间的第2导电型的本体区15a。在本体区15a内，按照施加在栅极电极10上的电压而形成沟道，晶体管变为导通状态。
栅极电极10形成与使低浓度掺杂区15d和15e与本体区15a重合。以覆盖全部本体区15a、低掺杂浓度区15d及15e、且覆盖一部分高掺杂浓度区15b和15c的方式，来形成层间绝缘膜16。该层间绝缘膜16例如用二氧化硅膜来形成。高浓度掺杂区15b和15c分别连接到由低阻抗导电层形成的电极18a和18b上。低浓度掺杂区15d和15e形成所谓的LDD结构(低掺杂扩散结构)，以缓和源极/漏极端部的电场。
在这种TFT(薄膜晶体管)的情况下，底层是由玻璃基板或环氧基板等绝缘材料形成，多晶硅层14与基板分离，形成于中间层上，与形成于半导体基板区域内的块材型MOS晶体管相比，能够降低基板电容(接合电容)等寄生电容。由于使多晶硅层14的膜厚变薄，能够降低TFT的高度。通过利用多晶硅TFT，例如在图像显示装置中，能够利用与像素内的像素选择晶体管相同的制造工序来制造译码电路。
但是，在该薄膜晶体管中，以与本体区15a、低浓度掺杂区15d和14e重叠的方式来形成电极层18a和18b，因此，作为在本体区15a内形成沟道时的寄生电容，形成了平行平板型电容，与以接合电容为导通电容的主要成分的块材型MOS晶体管的情况相比，寄生电容变大。
因此，在根据本发明的译码电路中，连接到输出信号线上的开关元件的数目减少，即便将薄膜晶体管(TFT)用作构成要素，也能够降低附着在输出信号线上的寄生电容。
作为该薄膜晶体管(TFT)，即便在使用了栅极电极形成于本体区15a的上部的顶栅(top-gate)型低温多晶硅TFT的情况下，栅极电极和源极/漏极电极层的重叠部分的电容变大，据此，导通电容变大。
作为该薄膜晶体管(TFT)的构造，并不限于图4所示的结构，也可以使用其他结构的TFT。
图5图示了根据本发明实施方式1的译码电路的具体结构。在图5中，作为一个例子，显示了根据4比特数据D3-D0，来选择基准电压V0-V15中的1个的译码电路。位D3是最高位(MSB)，位D0是最低位(LSB)。基板电压V0-V15用于在图像显示装置中执行灰度等级显示，能够执行16灰度等级显示。位D3-D0的值与分给基准电压V15-V0的数字相对应。例如，位D3-D0若是(1，0，0，0)，则指定基准电压V8。
基准电压V0-V15被分割为4个组(V0，V1，V2，V3)、(V4，V5，V6，V7)、(V8，V9，V10，V11)以及(V12，V13，V14和V15)。分别与这些基准电压的组相对应，设置了第1子译码电路FSD0-FSD3。对第1子译码电路FSD0-FSD3，共同提供了低2比特D0和D1。在这些第1子译码电路FSD0-FSD3的每一个中，分别对应4个基准电压的每一个设置了选择单元。选择单元的排布在第1子译码电路FSD0-FSD3中是一样的，在图5中，在第1子译码电路FSD0中，针对各选择单元的构成要素的开关元件提供参考标记。
在第1子译码电路FSD0中，针对基准电压V0设置的选择单元UNT0包含在控制节点接受最低位D0的负极性开关SWL、以及在控制节点接受位D1的负极性开关SWL的串联体。
针对基准电压V1设置的选择单元UNT1包含在控制节点接受位D0的正极性开关SWH、以及在控制节点接受位D1的负极性开关SWL的串联体。
针对基准电压V2设置的选择单元UNT2包含在控制节点上接受位D0的负极性开关SWL、以及在控制节点接受位D1的正极性开关SWH的串联体。
针对基准电压V3设置的选择单元UNT3包含分别响应位D0和D1而选择性地导通的正极性开关SWH的串联体。
在其他第1子译码电路FSD1-FSD3的每一个中，也针对4个对应的基准电压的每一个设置了选择单元UNT0-UNT3。
第1子译码电路FSD0-FSD3是根据位D0和D1执行4对1选择的译码电路。根据位D0和D1，在第1子译码电路FSD0-FSD3的每一个中，相同位置的选择单元变为导通状态，并行地选择1个基准电压。
这些选择单元UNT0-UNT3共同经由纵向配线(配置在图的纵向方向的配线)而耦合到下一级的对应的第2子译码电路SSDi。
分别对应第1子译码电路FSD0-FSD3的每一个设置了第2子译码电路SSD0-SSD3。在这些第1子译码电路FSD0-FSD3的每一个中，对应的选择单元UNT0-UNT3经由对应的纵向配线共同耦合到对应的下一级的第2子译码电路SSD0-SSD3。
第2子译码电路SSD0包含分别在控制节点接受位D2和D3的负极性开关SWL的串联体，导通时，选择第1子译码电路FSD0的输出电压，并将其传送到输出信号线4。
第2子译码电路SSD1包含根据位D2而选择性地导通的正极性开关SWH与根据位D3而选择性地导通的负极性开关SWL的串联体。第2子译码电路SSD2包含根据位D2而选择性地导通的负极性开关SWL与根据位D3而选择性地导通的正极性开关SWH的串联体。第2子译码电路SSD3包含分别根据位D2和D3而选择性地导通的正极性开关SWH的串联体。
因此，第2子译码电路SSD0-SSD3具有分别与第1子译码电路中的选择单元UNT0-UNT3相同的开关的连接通路。根据高位D2和D3，第2子译码电路SSD0-SSD3中的1个变为导通状态，由对应的第1子译码电路选择的基准电压被传送到输出信号线4上。
在该图5所示的译码电路的结构中，与分别相对于基准电压V0-V15串联连接4个开关元件来执行译码操作的情况相比，能够大幅降低第2译码电路的结构要素数(开关元件数)，能够降低输出信号线4的寄生电容。
开关SWL和SWH与先前的图3A和图3B所示的开关元件的结构相同，即便使用CMOS模拟开关也可以降低元件数，能够降低附着在输出信号线4上的寄生电容(导通电容)。
图6一览图示了图5所示的译码电路的各开关元件变为导通状态的对应位的逻辑电平，以及选择基准电压V8时的开关元件的导通/截止状态。译码电路用于图像显示装置的灰度等级显示中的基准电压选择。16级灰度等级显示中的灰度等级0-灰度等级15分别与基准电压V0-V15相对应。开关元件SW0-SW3与各选择单元中串联连接的开关元件相对应，开关元件SW0-SW3分别是正极性开关SWH或负极性开关SWL，分别在控制节点接受数据位D0-D3。位D0是最低位LSB，位D3是最高位MSB。
在图6中，各栏内向下的箭头表示共同连接图5所示的译码电路中的第1子译码电路FSD0-FSD3的各自输出的纵向配线。
对应各开关SW0-SW3，按每个灰度等级所示的H或L标记在各灰度等级中表示开关元件为导通状态的数据位的逻辑电平。
选择灰度等级8的情况下，数据位D<3:0>是(1，0，0，0)。因此，在灰度等级8中，开关元件SW0-SW3变为导通状态。此时，在灰度等级12中，开关元件SW3也变为导通状态。在灰度等级9中，开关元件SW1变为导通状态，但开关元件SW0是截止状态，基准电压V9的传输路径为阻断状态。
对于从灰度等级7到灰度等级0，开关元件SW3变为截止状态，这些子译码电路的开关元件的导通状态对输出信号线4没有影响。
就开关元件SW2而言，在灰度等级8和灰度等级0中，开关元件SW2变为导通状态。但是，在这种情况下，在灰度等级0中，对应的开关元件SW3变为截止状态，开关元件SW2的寄生电容不用作针对输出信号线4的导通电容。
因此，在选择灰度等级8的情况下，若设开关SWH或SWL的导通电容为Con，若除去灰度等级8的开关元件SW3和灰度等级9的开关元件SW1，则附着于输出信号线4的寄生电容仅仅是灰度等级12的开关元件SW3的导通电容，该多余的寄生电容Cpar用下式表示。
Cpar＝Con因此，能够大幅降低附着于输出信号线上的寄生电容，能够大幅降低被选择基准电压的传输路径中的RC时间常数，能够高速地将与根据译码操作所选择的灰度等级相对应的基准电压传送到输出信号线4。
在该译码电路中，在对高为比特组执行译码的第2译码电路中，开关元件的数目被大幅降低，数据位D3和D2传输线的负在容量得以减轻，从而能够降低功耗，另外，能够高速地将这些数据位D3和D2设定为调整状态。
在该第2译码电路2(第2子译码电路SSD0-SSD3)中，开关SWH和SWL分别由各CMOS模拟开关构成，数据位D3和D2的传输线与第2子译码电路SSD0-SSD3的内部信号传输路径的交叉部，在各第2子译码电路SSD0-SSD3中仅有一个，能够降低交叉部，能够降低传输数据位D3和D2的信号线与传输选择基准电压的通路中的耦合电容，能够降低这些信号/电压传播线间的串扰噪声，从而能够正确地传输基准电压。
使用低位比特组来选择输入基准电压，按照高位比特组来选择第1子译码电路的输出电信号。在通过使第1子译码电路和第2子译码电路的每一个中的数据位的比特值、与对应的选择单元的导通状态相对应，该电压电平从基准电压V0到V15单调上升的情况下，没有基准电压传输线的交叉部，从而能够降低这些基准电压线交叉部中的耦合电容噪声，从而能够稳定地传输基准电压电位。据此，在利用基准电压来决定像素的显示灰度等级的模拟电路中，传送正确的基准电压，从而可在像素显示装置中执行正确的灰度等级显示，稳定地实现多灰度等级显示。
该译码电路分割为第1和第2译码电路。从译码电路的输入部到输出部的分割数增加的情况下，针对共同耦合各子译码电路的输出的子输出信号线(纵向配线)，在平面布局上，与配置在与该子输出信号线交叉的方向上的信号线的交叉增多，从而使串扰噪声增大。共同耦合该子译码电路的输出的信号线的数目增大，从而增大了配线布局面积。因此，从该输入部到输出部的译码电路的分割数目是考虑了时间常数的改变效果、配线占有面积以及由于配线交叉所引起的串扰噪声等来确定的。
即，从该译码电路的输入部到输出部的分割级数并不限定为2，也可以多于2。传输最终译码级的多个子译码电路各自的电信号的通路也可以由1个开关串联体构成。
应当总体考虑译码电路的分割级数(从输入部到输出部的级数)、各子译码级中的选择对象信号线的数目、开关元件的布局间距、开关元件的阻抗/电容分量，将各子译码级的子译码电路的数目、以及子译码级数设置为最优值。
如上所述，根据本发明实施方式1，将选择对象(候补)分割为多个组，对应于选择候补组，设置了按照低位比特数据来执行译码操作的第1子译码电路，在连接到输出信号线上的最终子译码级中，配置了每一个都由1个信号传输通路(开关元件列)构成的子译码电路，并共同耦合到输出信号线，能够降低附着于输出信号线上的寄生电容，能够以小布局面积来实现高速且稳定地执行译码操作的译码电路。
特别是，在利用低温多晶硅TFT来构成开关元件的情况下，能够减轻这种TFT的大导通电容的影响，是有效果的。
图7图示了根据本发明实施方式2的译码电路的结构。在该图7所示的译码电路中，使用了4比特数据D3-D0来选择16个基准电压V0-V15中的1个。该译码电路也可以用作实现16个灰度等级显示的图像显示装置的数字/模拟转换部的译码电路。最高位MSB是位D3，最低位LSB是位D0。根据高位D3和D2，执行最初的译码操作，接下来，根据低位比特组来执行最终的译码操作。
为了利用数据位D3-D0来表现基准电压V0-V15的编号，而将作为选择候补的基准电压V0-V15分割为由V(4n)、V(4n+1)、V(4n+2)以及V(4n+3)组成的基准电压组。这里，n是从0到3的整数。第1子译码电路FSD0是针对基准电压V(4n:n＝0-3)的组设置的，第1子译码电路FSD1是针对基准电压V(4n+1:n＝0-3)的组设置的。第1子译码电路FSD2是针对基准电压V(4n+2:n＝0-3)的组设置的，第1子译码器电路FSD3是针对基准电压V(4n+3:n＝0-3)的组设置的。
由于根据高位比特D3和D2来执行基准电压的选择，因此，在这些第1子译码电路FSD0-FSD3中，分别针对对应的4个基准电压而设置了相应的选择单元UNT0-UNT3，但是，在各选择单元中，开关元件的配置与图5所示的译码电路的开关元件的配置不同。在图7中，在这些第1子译码电路FSD0-FSD3中，由于选择单元的开关元件的配置相同，因此，仅仅对针对第1子译码电路FSD0的选择单元UNT0-UNT3的开关元件的配置附予参考标记。
选择单元UNT0包含分别在控制节点上接受位D3和D2的负极性开关SWL的串联体。选择单元UNT1包含在控制节点上接受位D3的负极性开关SWL与在控制节点上接受位D2的正极性开关SWH的串联体。选择单元UNT2包含在控制节点上接受位D3的正极性开关SWH和在控制节点上接受位D2的负极性开关SWL的串联体。选择单元UNT3包含分别在控制节点上接受位D3和D2的正极性开关SWH的串联体。
分别对应第1子译码电路FSD0-FSD3，设置了共同接受低位比特D1和D0的第2子译码电路SSD0-SSD3。这些第2子译码电路SSD0-SSD3分别由开关元件的串联体构成。第2子译码电路SSD0包含分别在控制节点接受位D1和D0的负极性开关SWL的串联体。第2子译码电路SSD1包含在控制节点上接受位D1的负极性开关SWL与在控制节点上接受位DL的正极性开关SWH的串联体。第2子译码电路SSD2包含在控制节点上接受位D1的正极性开关SWH与在控制节点上接受位D0的负极性开关SWL的串联体。第2子译码电路SSD3包含在控制节点上分别接受位D1和D0的正极性开关SWH的串联体。
正极性开关SWH和负极性开关SWL的结构与图3A和图3B所示的相同，并都由CMOS模拟开关(传输门)构成。
在图7所示的译码电路中，在第1子译码电路FSD0-FSD3的每一个中，根据高位比特D3和D2来选择1个基准电压。即，在这些第1子译码电路FSD0-FSD3中执行4对1选择，作为整体执行16对4的选择。
在第2子译码电路SSD0-SSD3中，根据低位比特D1和D0来选择1个第1子译码电路的输出。利用第2子译码电路SSD0-SSD3来执行4对1的选择操作。子译码电路SSD0-SSD3的最终级的开关元件共同耦合到输出信号线4。
图8一览性地图示了图7所示的译码电路的各开关元件SWL-SW3导通时的对应信号的逻辑电平。在图8中，还一并显示了选择基准电压V8而执行灰度等级8的显示的情况下，各开关元件的导通/截止状态。
在选择灰度等级8时，位D<3:0>为(1，0，0，0)。对于与灰度等级8对应的基准电V8而言，其电信号传输路径的开关元件全都成为导通状态，并将其传送到输出信号线。对于其他各基准电压，至少1个开关元件处于截止状态。如图8所示，在连接到输出信号线的第2子译码电路中成为导通状态的开关元件是灰度等级2的开关元件SW3。灰度等级2中的开关元件SW2在选择灰度等级8时为截止状态。因此，在输出信号线上，耦合了该灰度等级2的开关元件SW3的导通状态的寄生电容(导通电容)。在针对灰度等级1的开关列中，开关元件SW2变为导通状态，但是，这种情况下，针对灰度等级1的开关元件SW3变为截止状态，从而与输出信号线分离，开关元件SW2的导通电容不对输出信号线产生影响。
在该图7所示的译码电路中，最终子译码级的子译码电路的每一个由1列开关元件列构成，分别共同连接到输出信号线上。该最终级的开关列中仅有1个开关列导通，从而在输出信号线上仅仅连接了其他1个开关元件列的最终级开关元件的导通电容。因此，即便在这种情况下，作为输出信号线的寄生电容，与实施方式1的情况相同，仅仅多余连接了2个开关元件的导通电容Con，充分降低了寄生电容，从而能够高速地执行译码操作，将与译码结果相对应的基准电压传送到输出信号线4。
即便在实施方式2的译码电路中，与实施方式1的译码电路相同，也能够实现布局面积的降低、功耗的降低以及由于信号线交叉所引起的串扰噪声的降低。
如上所述，根据本发明实施方式2，将多比特数据分割为高位比特组和低位比特组，根据高位比特组来执行输入选择对象信号的初级译码操作，在最终输出级中，构成为根据低位比特组使分别由1列开关列构成的子译码电路择一地变为导通状态，从而能够减轻附加在输出信号线上的寄生电容，能够以小布局面积实现高速的译码操作。
在该实施方式2中，译码电路也可以不是选择图像显示装置的灰度等级电压的数字/模拟转换电路，而用作例如选择普通信号的查找表。
根据应用用途来适当地确定从译码电路的输入级到最终级的分割数和各子译码级的子译码电路数。
图9简要地图示了根据本发明实施方式3的显示装置的结构。图9中，显示装置包含像素PX按行列状配置的像素阵列(显示面板)20。在该像素阵列20中，对应于像素PX的各行配置了选通线(gate line)G0-Gm，对应于像素PX的各列配置了数据线DL。在图9中，代表性地表示了连接到像素阵列20的选通线G0的像素PX。数据线DL以k条为单位而被分组。这是由于，如后所述，为了对各数据线的每一组执行译码操作(数字/模拟转换操作)。
在每1个水平扫描期间，由垂直驱动电路21将选通线G0-Gm顺序驱动为选择状态。向垂直驱动电路21提供垂直操作开始指示信号VST和垂直移动时钟信号VCK。利用垂直移动时钟信号VCK来决定选通线G0维持在选择状态的期间。
显示装置还具有水平移动寄存器22，具有与各个数据线DL对应的输出部，根据水平扫描开始指示信号HST和水平移动时钟信号HCK来执行移动操作，并顺序将该输出部驱动为选择状态；第1锁存电路23，根据水平移动寄存器22的输出信号，对多比特像素数据PD执行顺序取入锁存；以及，第2锁存电路24，根据传送指示信号TX，对由第1锁存电路23锁存的像素数据执行锁存。第1锁存电路23和第2锁存电路24分别包含对应各个数据线DL设置的锁存器，并分别对对应于各数据线的像素数据PD执行锁存。第2锁存电路24也可设置电平移动功能，用于调整用来执行数字/模拟转换的译码部中的信号振幅。该电平移动是为了补偿像素数据PD的信号振幅和内部像素的写入电压振幅之差而执行的。
显示装置进一步包含分频选择单元25，根据选择控制信号TMUX，来顺序选择第2锁存电路24的输出；数字/模拟转换单元26，将由该分频选择单元25所选的数据转换为模拟数据；分频切换单元27，根据切换控制信号TDMUX，对数字/模拟转换单元26的输出信号顺序切换其传输路径；以及，数据线选择驱动单元28，对来自分频切换单元27的电信号(电压)执行缓冲，根据选择信号SEL顺序选择数据线，并根据缓冲器电压来执行驱动。
分频选择单元25包含对应于第2锁存电路24的k个输出的每一个而设置的选择电路25a-25h。选择电路25a-25h并行地执行操作，分别根据控制信号TMUX来顺序选择第2锁存电路24的k个对应输出。选择控制信号TMUX通过对水平移动时钟信号HCK执行分频而被生成。选择电路25a-25h具有与移动寄存器相同的结构，用于顺序地按照选择控制信号TMUX，将该k个输入连接到1个输出上，执行k:1的多路复用操作。
数字/模拟转换单元26包含分别对应于选择电路25a-25h而设置的译码器26a-26h。对这些译码器26a-26h共同提供了来自基准电压发生电路30的基准电压V0-Vn(利用(n+1)个级别来执行灰度等级显示的情况)。译码电路26a-26h具有与先前的实施方式1所示的译码电路同样的结构，根据从对应的选择电路25a-25h提供的像素数据(电平转换后的像素数据)来选择基准电压，从而实现数字像素数据的数字/模拟转换。
分频切换单元27包含分别针对译码器26a-26h而设置的切换电路27a-27h。切换电路27a-27h中的每一个由1输入k输出的多路信号分离器构成，根据切换控制信号TDMUX，将提供给其输入的模拟电压顺序传送给其输出。
数据线选择驱动单元28包含针对各数据切换电路27a-27h而设置的数据线选择驱动电路28a-28h。这些数据线选择驱动电路28a-28h中的每一个包含模拟放大器及数据线选择门电路。该数据线选择门电路按照选择信号SEL而被顺序(在点连续驱动的情况下)或被同时(在线连续驱动的情况下)驱动为选择状态，利用内部的模拟放大器(电压跟随器)对从切换电路27a-27h提供的电压执行缓冲，之后，将其传送到数据线DL。
数据线选择电路28a-28h内所包含的模拟放大器例如由接受被传送到基准输入的基准电压，并将该输出反馈到正输入的运算放大器(op放大器电压跟随器)构成，利用该大的驱动力，高速地向数据线传送写入电压(与所选基准电压对应的模拟电压)。
切换电路27a-27h分别由模拟开关构成，用于将从译码器26a-26h提供的基准电压(模拟电压)传送到对应的数据线选择驱动电路28a-28h的模拟放大器。
在图9所示的结构中，由于译码器26a-26h并列地执行操作，因此，要求译码器26a-26h分别在1个水平扫描期间内执行k次译码操作。因此，在1个水平扫描期间(1H)中仅执行k次译码操作，从而能够充分确保译码(数字/模拟转换)的时间，即便在高精细图像显示装置内也能够可靠地执行译码操作。
译码器26a-26h由与先前的实施方式1相同的译码电路构成，构成要素数变少，能够充分确保布局面积地来配置译码器26a-26h。
图10图示了图9所示的基准电压发生电路30的结构的一个例子。在图10中，基准电压发生电路30包含串联连接在高端电源节点VH和低端电源界限VL间的电阻元件R0-R(n+1)。从电阻元件间的节点输出基准电压V0、V1、......、Vn。在该基准电压发生电路30中，在电阻元件R0-R(n+1)的电阻值全都相同的情况下，利用同一个步骤，将高端电源节点的电压VH和低端节点VL的电压进行电阻分割后的电压作为基准电压。
代替图10所示的基准电压发生电路30的结构，也可以使用非线性地改变基准电压步骤的基准电压发生电路或者是基准电压步骤可变更的可变基准电压发生电路的结构。
图11示意性地图示了图9所示的发生选择控制信号TMUX和切换控制信号TDMUX的部分的结构。在图11中，选择控制信号TMUX和切换控制信号TDMUX利用按规定周期执行分频的分频电路32来生成水平移动时钟信号HCK。该分频电路32也可以响应指定图9所示的第2锁存电路24的像素数据的传输操作的传送指示信号TX的激活，生成分频信号。代替这种方法，在各选择电路25a-25h中，也可以使用响应传送控制信号TX的激活，将其选择位置复位为初始位置的结构。这种情况下，没有必要特别针对分频电路32提供传输指示信号TX作为触发信号。
图12是表示图9所示的显示装置的操作的时序图。在图12中，仅仅将对水平移动时钟信号HCK进行2分频而生成选择控制信号TMUX和切换控制信号TDMUX的情况下的波形作为一个例子予以显示(译码器26a-26h的数目为2个的情况)。切换控制信号TDMUX和选择控制信号TMUX的分频比根据译码器26a-26h的数目来决定(译码器的数目＝分频比)。
若提供了水平操作开始指示信号HST，则顺序提供针对下一扫描线的像素数据PD。根据该水平操作开始指示信号HST，对图9所示的水平移动寄存器22执行初始化，并将其选择位置设定在初始位置。接下来，水平移动寄存器22根据水平移动时钟信号HCK，从该初始位置开始执行移动操作，顺序将第1锁存电路23内所包含的锁存器连接到传送像素数据PD的信号线上。由此，像素数据PD(0、......、z)与水平移动时钟信号HCK相同步地被传送，由第1锁存电路23内的锁存器来锁存。
一旦将1条扫描线的像素数据存储到第1锁存电路23内，传送指示信号TX就被激活，将像素数据PD从第1锁存电路23传输到第2锁存电路24。
与第1锁存电路23中的下一个扫描线的像素数据的锁存操作平行地、根据第2锁存电路24的锁存/输出数据，将在先周期中传送的锁存像素数据转换为模拟电压。即，选择电路25a-25h根据选择控制信号TMUX，顺序选择第2锁存电路24的对应输出，并将其提供给对应的译码器26a-26h。译码器26a-26h根据从选择电路25a-25h提供的像素数据，来选择基准电压，并将其提供给切换电路27a-27h。切换电路27a-27h根据切换控制信号TDMUX来切换其输出路径，并将生成的模拟电压(所选的基准电压)传送到对应的数据线选择驱动电路28a-28h。
在数据线选择驱动电路28a-28h中，利用模拟缓冲器(电压跟随器)对分别从对应的切换电路27a-27h传输的模拟电压执行缓冲处理并执行锁存。接下来，根据数据线的驱动方式，按照选择信号SEL，将1条扫描线的模拟电压(所选基准电压)作为像素写入电压传送到对应的数据线DL，并将其写入到连接至选通线的像素内。
在1个水平扫描期间1H内，译码器26a-26h分别仅执行k次译码操作。如图9所示，译码器26a-26h对应k条数据线DL而配置。在这种情况下，也降低了译码器26a-26h的构成要素的开关数，从而能够将其具有余量地配置在该显示装置驱动电路部内。
译码器26a-26h既便在由与像素内的晶体管同样的低温多晶硅TFT构成的情况下，各译码器26a-26h的输出信号线的负载变小，也能够高速地执行译码操作。由于开关元件的数目变少，布局面积变小，从而能够对应于k条数据线的间距、具有余量地配置译码器26a-26h。
在上述说明中，译码器26a-26h相对k条数字线DL被配置1个。但是，译码器26a-26h也可以对应于各个数据线DL而被配置。
如上所述，根据本发明实施方式3，针对规定数目的数据线设置1个用于生成执行显示装置的灰度等级显示的模拟电压的译码器，与使用1个译码器来执行对1条扫描线的各像素数据的译码操作的情况相比，能够降低操作频率(译码操作次数)，能够确保充分长的译码时间。译码器分别分为像素数据的高位比特和低位比特组来执行译码操作，其占有面积变小，从而能够执行小占有面积的像素驱动电路，能够以小占有面积来实现驱动电路一体型显示装置。
像素PX既可以是液晶元件，也可以是有机EL(电致发光)等电场发光元件。只要是按照模拟电压来设置亮度的的像素，就能够应用本发明的译码器。
有关本发明的译码电路能够在通常的从多个选择候补中选择1个的译码器电路中使用。也能够应用于在显示装置中发生灰度等级显示用的模拟电压的基准电压选择型像素驱动电路等数字/模拟转换的电路部分内。能够应用于便携式设备用途等中的小占有面积的驱动电路一体型显示装置。
尽管详细地说明了本发明，但我们应当清楚地了解这仅仅是用于例示，并不是限定，发明的精神和范围仅由后附的请求范围来限定。
权利要求
1.一种译码电路，对具有多个比特的多比特数字数据执行译码并输出表示译码结果的电信号，其中所述译码电路具有第1比特组译码电路，该第1比特组译码电路与所述多比特数字数据的第1比特组对应配置、并对所述第1比特组执行译码；所述多比特数字数据被分成多个比特组，其中至少1个比特组具有多个比特；所述多个比特组包含所述第1比特组；所述第1比特组译码电路具有分别对应于各自包含多个输出候补的多个组而配置的多个第1子译码电路；各个所述第1子译码电路共同接受所述第1比特组的比特，并从对应的输出候补组中选择1个输出候补；所述译码电路具有第2比特组译码电路，该第2比特组译码电路对应于所述多比特数字信号的第2比特组而配置、对所述第2比特组执行译码、选择所述第1比特组译码电路的输出并输出表示所述译码结果的电信号；所述第2比特组译码电路具有多个第2子译码电路，该多个第2子译码电路与所述各第1子译码电路对应配置、且共同接受所述第2比特组、选择对应的第1子译码电路的输出并将其输出到输出线；各个所述第2子译码电路具有与所述第2比特组的比特对应设置并响应对应的比特而选择性地导通的开关元件串联体；各个所述开关元件串联体共同耦合到所述输出线，并向所述输出线输出表示所述译码结果的电信号。
2.如权利要求1所述的译码电路，其中所述第1比特组具有M比特的数据比特，各个所述输出候补组具有2的M次幂个输出候补，所述M为大于或等于1的整数，且所述第2比特组具有N比特的数据比特，所述第1子译码电路的设置个数为2的N次幂，所述N为大于或等于1的整数，并且所述第2子译码电路与各个所述第1子译码电路对应配置。
3.如权利要求1所述的译码电路，其中所述输出候补组是各自的电平被固定但电压电平彼此不同的多个基准电压组，基准电压的电平随所述每个组而不同，选择与所述多比特数字数据所表现的值相对应的电平的1个基准电压，并将其传送到所述输出线。
4.如权利要求1所述的译码电路，其中所述第1比特组是所述多比特数据的低位比特组，所述第2比特组是所述多比特数据的高位比特组。
5.如权利要求4所述的译码电路，其中所述输出候补按从大到小的顺序顺次排列，并将其按规定数目分成所述组，所述第2子译码电路与所述第1子译码电路对应配置，以便按照所述高位组中所有比特所表现的值从大到小的顺序与所述输出候补组相对应。
6.如权利要求1所述的译码电路，其中各个所述开关元件由互补型MOS模拟开关构成。
7.一种显示装置，具有至少1个数字/模拟转换电路，用于将多比特数字数据所表现的显示像素数据转换为模拟电压；所述数字/模拟转换电路(i)具有第1比特组译码电路，该第1比特组译码电路与所述多比特数字数据中具有多个比特的第1比特组对应配置、并用于对所述第1比特组执行译码；所述第1比特组译码电路具有多个第1子译码电路，该多个第1子译码电路分别对应于各自包含多个输出候补的多个组而配置；各个所述第1子译码电路共同接受所述第1比特组并从对应的输出候补组中选择1个输出候补；并且(ii)具有第2比特组译码电路，该第2比特组译码电路与所述多比特数字信号中具有多个比特的第2比特组对应配置、对所述第2比特组执行译码、选择所述第1比特组译码电路的输出并输出表示所述译码结果的电信号；所述第2比特组译码电路具有多个第2子译码电路，该多个第2子译码电路与各个所述第1子译码电路对应配置、且共同接受所述第2比特组、选择对应的第1子译码电路的输出并将其输出到输出线；各个所述第2子译码电路具有分别响应所述第2比特组的比特而选择性地导通的多个开关元件的串联体；各个所述串联体共同耦合到输出线，并向所述输出线输出表示所述译码结果的模拟电压信号；多条数据线，在每条数据线上耦合多个显示像素；以及根据所述数字/模拟转换电路输出的模拟电压来驱动所述数据线的数据线驱动电路。
8.如权利要求7所述的显示装置，还具有切换电路，用于顺序选择所述数字/模拟转换电路的输出电压信号，并将其传送到所述数据线驱动电路。
9.如权利要求7所述的显示装置，其中所述数字/模拟转换电路针对每个由所述多条数据线中的规定数目的数据线组成的组而配置。
10.如权利要求9所述的显示装置，其中所述数据线驱动电路针对每个由所述规定数目的数据线组成的组而配置，所述显示装置还具有切换电路，用于顺序选择所述数字/模拟转换电路的输出电压信号，并将其传送到对应组的数据线驱动电路。
全文摘要
本发明提供一种译码电路和使用该译码电路的显示装置，其中将多比特输入数据(DIN)至少分为第1比特组(LBG)和第2比特组(UBG)，根据第1比特组，分别利用第1子译码电路(SSD0－SSDk)，从选择对象信号/电压组(SIG0－SIGk)中各选择1个选择对象信号/电压。接下来，根据第2比特组(UBG)，从第1子译码电路所选择出的信号/电压中选择1个信号/电压，并将其传送到输出信号线(4)。第2子译码电路分别由1列开关列形成，只有1个开关列成为导通状态，并向输出信号线传送最终所选的信号/电压。由此，实现了能够以小占有面积来稳定高速地执行译码操作的译码电路。
文档编号G02F1/133GK1855185SQ200610075109
公开日2006年11月1日 申请日期2006年4月18日 优先权日2005年4月19日
发明者桥户隆一, 村井博之 申请人:三菱电机株式会社