半导体装置和显示装置的制作方法

专利名称：半导体装置和显示装置的制作方法
技术领域：
本发明涉及以相同导电型的晶体管构成的半导体装置。
背景技术：
在液晶显示装置中，例如生成用于顺序驱动排列成阵列状的像素的信号的移位寄 存器被使用于扫描信号线驱动电路和数据信号线驱动电路。另外，在液晶显示装置中使用 变换电源电压电平的电平移位器和相对于输入信号得到等倍输出的放大电路这样的以低 输出阻抗输出广义的放大信号的所谓缓冲器。当以CMOS晶体管构成这些移位寄存器和缓 冲器等半导体装置时，需要分别形成P沟道和n沟道的工艺，所以制造工序复杂化了。因此， 优选为了制造工序的简化而以相同导电型例如仅P沟道等单极性的晶体管来构成。例如专 利文献1中公开了以这种单极性的晶体管构成的半导体装置。图46是表示专利文献1的半导体装置的结构的电路图。该半导体装置是以n型 M0S晶体管构成的。具体地说，上述半导体装置100具备4个n型M0S晶体管T101 T104和电容 C101。晶体管T101的漏极端子被连接到电源VDD，栅极端子被连接到输入端子IN。晶体管 T103的源极端子被连接到电源VSS，栅极端子被输入STOP信号(控制信号)。晶体管T102 的漏极端子被连接到时钟端子0，栅极端子被连接到晶体管T101的源极端子和晶体管T103 的漏极端子。晶体管T104的漏极端子被连接到晶体管T102的源极端子，源极端子被连接 到电源VSS，栅极端子被连接到晶体管T103的栅极端子。将晶体管T101、T102以及T103的 连接点设为节点N1，晶体管T102与T104的连接点设为节点N2。节点m与N2之间设有电 容C101，节点N2与输出端子OUT连接。下面，说明半导体装置100的动作。图47是表示半导体装置100的各种信号的波 形的时序图。当输入信号IN变成高电平时，晶体管T101变成导通的状态，当将晶体管T101的 阈值电压设为Vth时，节点m的电位变成VDD-Vth(预充电动作)。当节点m的电位上升 时，晶体管T102变成导通状态，当时钟信号0是低电平时从输出端子OUT输出低电平的信 号。电荷一旦被预充电时，节点m的电位被保持直到STOP信号变成激活(高电平)(悬浮 状态)。当在该悬浮状态下时钟信号0变成高电平时，节点m的电位由于电容C101而升压 a电位的量，变成VDD-Vth+ a (自举动作)。并且，在该电位超过VDD+Vth的期间，从输出 端子OUT输出VDD的电位电平的信号。其后，当STOP信号变成高电平时，节点m通过晶体管T103放电直到VSS为止，晶 体管T102变成截止状态。晶体管T104变成导通状态，由此从输出端子OUT输出VSS的电 位电平的信号。这样，根据以往的半导体装置的结构，通过利用自举动作，能够以简单的结构输出 高电位的信号。因此，能够在液晶显示装置内的各部分很好地利用这种半导体装置。专利文献1 (日本)特许第3092506号公报(2000年7月28日登录)

发明内容
发明要解决的问题然而，在如上所述的以往的包括相同导电型的晶体管的半导体装置中，具有输出 信号受到截止泄漏(晶体管在截止时流动的微小电流)等的影响，其电位逐渐降低的问题。 另外，也有如下的问题当电位降低时变成高阻抗，输出信号容易受到噪声的影响，因此在 接收了该输出信号的后级电路中会引起误动作。具体地说，例如，在将上述半导体装置用 作液晶显示装置内的移位寄存器的扫描信号线选择电路的情况下，当该半导体装置的输出 信号相对于噪声变弱时，有可能产生扫描信号线的顺序选择动作不能被正确地执行的误动 作。在此，说明以往的半导体装置中输出信号降低、易于受到噪声的影响的原理。图47 以虚线表示受到截止泄漏等的影响的情况下的信号的波形。在上述半导体装置100中，当例如受到晶体管T103的截止泄漏等的影响时，释放 出预充电的节点m的电荷，节点m的电位逐渐降低(图47的节点m的虚线)。并且，当 节点m的电位降低到VDD+Vth时，在时钟信号0是高电平(VDD)的情况下，晶体管T102变 成截止状态。由此，晶体管T102的输出信号变成高阻抗，输出信号OUT容易受到噪声的影 响。另外，当节点m的电位进一步地降低到比VDD低时，晶体管T102变成截止状态， 因此例如由于晶体管T104的截止泄漏等，如图47的虚线所示，输出信号OUT自身的电位电 平也降低了。由此，有可能引起后级电路的误动作。这样，节点m的电位受到截止泄漏等的影响而降低，因此，在例如时钟信号0的频 率低的情况下、保持节点m的电荷的时间长的情况下，节点m的电位的降低进一步变大。 因此，输出信号变成高阻抗而易于受到噪声的影响。本发明是鉴于上述问题而完成的，其目的在于提供包括相同导电型的晶体管的、 能够防止电位电平降低并输出稳定的信号的半导体装置和具备该半导体装置的显示装置。为了解决上述问题，本发明的半导体装置是包括相同导电型的多个晶体管的半导 体装置，其特征在于具备第一晶体管，其第一端子被施加导通电压，控制端子被输入输 入信号；第二晶体管，其第一端子被施加导通电压，第二端子被连接到输出端子，控制端子 被连接到上述第一晶体管的第二端子；以及电容，其被设置在上述第一晶体管和上述第二 晶体管相互之间的连接点与输入时钟信号的时钟端子之间，上述时钟信号的频率高于从上 述输出端子输出的输出信号的频率。晶体管是由第一端子、第二端子以及控制端子构成的，是利用输入到控制端子的 控制信号导通第一端子和第二端子，输出所期望的电位电平的信号的电路。此处的控制信 号具有在向控制端子施加时使晶体管处于导通状态的电压(信号的电平VDD)，具有在向 控制端子施加时使晶体管处于截止状态的电压(信号的电平VSS)。在此，在以往的半导体装置中，通常如上所述，与输出所期望的电位电平的晶体管 的控制端子连接的节点的电位由于截止泄漏等的影响而逐渐降低。因此，在上述半导体装置中，通过电容对与输出所期望的电位电平的信号的晶体 管的控制端子连接的节点、即第一晶体管和第二晶体管之间的连接点(节点)输入频率比输出信号高的时钟信号。根据该结构，若设第一晶体管的阈值电压为Vth，则上述节点的电位首先由于 时钟信号和电容而升压a电位的量之后，由于截止泄漏等例如下降0电位的量，变成 VDD-Vth+a-^。其后，当时钟信号变成低电平(VSS)时，节点的电位变成VDD_Vth_0，但是 在此输入信号是高电平(VDD)的情况下，节点的电位被充电直到VDD-Vth为止。并且，当时 钟信号再次变成高电平时，节点的电位再次升压到VDD-Vth+a为止。这样，根据上述半导体装置的结构，与比输出信号频率高的时钟信号的周期对应 地进行升压动作。因此，即使由于截止泄漏等节点的电位下降了，也能够利用升压动作使电 位立刻恢复。由此，能够以比以往的结构更短的周期提高节点的电位，因此能够使输出信号 的电位电平稳定，能够使接收输出信号的后级电路动作稳定。另外，设定时钟信号的振幅和电容使得上述升压后的节点的电位(VDD-Vth+a) 在VDD+Vth (Vth是第二晶体管的阈值电压)以上，由此能够将输出信号的电位保持在VDD。另外，第二晶体管的控制端子被输入高电位的信号，因此输出信号能够保持低阻 抗，相对于噪声也变强了。本发明的半导体装置优选在上述半导体装置中，还具备第三晶体管，所述第三晶 体管的第一端子被连接到上述连接点，第二端子被输入截止电压，控制端子被输入控制信号。根据上述的结构，当利用控制信号使第三晶体管变成导通状态时，能够可靠地将 上述节点的电位降低成VSS。本发明的半导体装置优选在上述半导体装置中，还具备第四晶体管，所述第四晶 体管的第一端子被连接到上述输出端子，第二端子被施加截止电压，控制端子被输入上述 控制信号。根据上述的结构，当利用控制信号使第三和第四晶体管变成导通状态时，能够可 靠地将上述节点的电位降低成VSS，并且能够将输出信号的电位电平固定在低电平(截止 电压vss)。本发明的半导体装置优选在上述半导体装置中，还具备第五晶体管，所述第五晶 体管的第一端子被输入导通电压，第二端子被连接到上述连接点，控制端子被连接到上述 输出端子。根据上述的结构，输出信号被输入到第五晶体管的控制端子，因此当输出信号 输出高电平(导通电压VDD)时，在输入信号变成低电平、第一晶体管是截止状态的情况 下，上述节点的电位即使由于截止泄漏等而降低了，也会利用第五晶体管再一次被充电到 VDD-Vth 为止。由此，在时钟信号输出高电平的期间中，能够将上述节点的电位升压到 VDD-Vth+a为止。因此，能够使输出信号的电位电平更稳定。本发明的半导体装置优选在上述半导体装置中，还具备输出上述输入信号的第六 晶体管，上述第六晶体管的第一端子被连接到输入端子，第二端子被连接到上述第一晶体 管的控制端子和上述输出端子，控制端子被输入使能信号。根据上述的结构，当使能信号一旦变成高电平时，其后，即使使能信号变成低电 平，只要输出信号是高电平，就能够总是对第一晶体管的控制端子输入高电平的信号。由此，能够稳定并维持半导体装置的激活状态。本发明的半导体装置优选在上述半导体装置中，还具备第七晶体管，所述第七晶 体管的第一端子被连接到上述连接点，第二端子被输入截止电压，控制端子被输入用于使 该半导体装置的初始状态稳定的初始化信号。根据上述的结构，在初始状态，对第七晶体管输入高电平的初始化信号，由此能够 将上述节点的电位固定在VSS，所以能够使初始状态稳定。本发明的半导体装置优选在上述半导体装置中，还具备第八晶体管，所述第八晶 体管的第一端子被连接到上述时钟端子，第二端子被连接到上述电容的一端，控制端子被 输入上述输入信号。根据上述的结构，通过控制第八晶体管的导通/截止，能够分离时钟端子和与上 述节点连接的电容。由此，能够使时钟端子的负载仅为第八晶体管的寄生电容。因此，能利 用驱动时钟端子的电路的驱动能力减低和电容的削减效果来实现低功耗化。为了解决上述问题，本发明的半导体装置是包括相同导电型的多个晶体管的半导 体装置，其特征在于具备第一晶体管，其第一端子被施加导通电压，控制端子被输入输 入信号；第二晶体管，其第一端子被施加导通电压，第二端子被连接到输出端子，控制端子 被连接到上述第一晶体管的第二端子；电容，其被设置在上述第一晶体管和上述第二晶体 管相互之间的连接点与输入时钟信号的时钟端子之间；第十晶体管，其第一端子被连接到 上述连接点，控制端子被输入导通电压；以及第三晶体管，其第一端子被连接到上述第十晶 体管的第二端子，第二端子被输入截止电压，控制端子被输入控制信号，上述时钟信号的频 率设定得高于从上述输出端子输出的输出信号的频率。上述节点电位由于时钟信号而升压，因此对连接到上述节点的各晶体管施加高电 压。因此，存在晶体管当突破自身的耐压时被破坏的危险性。因此，在上述半导体装置中，在上述节点与第三晶体管之间具备第十晶体管。由 此，详细的在后面进行说明，能够降低例如第三晶体管的电位，因此能够构成可靠性高的电路。 本发明的半导体装置优选在上述半导体装置中，上述时钟信号呈现高电平和低电 平周期性重复的波形，一个周期中的低电平的期间被设定成该时钟信号从高电平变化为低 电平之后直到上述连接点的电位饱和为止的期间。由此，能够保持半导体装置的激活状态，并且降低输出信号的阻抗。本发明的显示装置的特征在于具备上述的任一种半导体装置。由此，能够提供能够防止电位电平的降低并输出稳定的信号的显示装置。另外，本发明的显示装置优选液晶显示装置。本发明的其它的目的、特征以及优点由于下面的所述变得十分地清楚。另外，本发 明的好处由下面的参照附图的说明来明确。


图1是表示实施方式1的电路结构的电路图。图2是表示图1所示出的电路的各种信号的波形的时序图。图3是表示图1所示出的电路中受到截止泄漏等的影响的情况下的各种信号的波形的时序图。图4是表示以往的电路中受到截止泄漏等的影响的情况下的各种信号的波形的 时序图。图5是表示图1所示出的电路中晶体管T2的漏极端子被输入时钟信号0的情况下 的各种信号的波形的时序图。图6是表示实施方式2的电路的结构的电路图。图7是表示图6所示出的电路的各种信号的波形的时序图。图8是表示实施方式3的电路的结构的电路图。图9是表示实施方式4的电路的结构的电路图。图10是表示图9所示出的电路的各种信号的波形的时序图。图11是表示图9所示出的电路的晶体管T6的其它结构的电路图。图12是表示图9所示出的电路的晶体管T6的其它结构的电路图。图13是表示实施方式5的电路的结构的电路图。图14是表示实施方式6的电路的结构的电路图。图15是表示图14所示出的电路的其它结构的电路图。图16是表示实施方式7的电路的结构的电路图。图17是表示实施方式7的电路的其它结构的电路图。图18是表示图1所示出的电路中把晶体管T1连接成二极管的情况下的结构的电 路图。图19是表示图6所示出的电路中把晶体管T1连接成二极管的情况下的结构的电 路图。图20是表示图8所示出的电路中把晶体管T1连接成二极管的情况下的结构的电 路图。图21是表示图9所示出的电路中把晶体管T1连接成二极管的情况下的结构的电 路图。图22是表示图13所示出的电路中把晶体管T1连接成二极管的情况下的结构的 电路图。图23是表示图14所示出的电路中把晶体管T1连接成二极管的情况下的结构的 电路图。图24是表示图16所示出的电路中把晶体管T1连接成二极管的情况下的结构的 电路图。图25是表示图18所示出的电路的各种信号的波形的时序图。图26是表示本发明的实施方式的时钟信号CK的波形的图。图27是表示本实施方式的液晶显示装置的整体结构的框图。图28是表示实施例1的CS驱动器内所设置的存储器电路的结构的框图。图29是表示图28所示出的存储器电路的结构的电路图。图30是表示图28所示出的存储器电路的各种信号的波形的时序图。图31是表示图28所示出的存储器电路中根据输入信号IN生成反转信号INB的 反相电路的结构的电路图。
图32是表示图28所示出的存储器电路中根据输入信号IN生成反转信号INB的 反相电路的其它结构的电路图。图33是表示实施例2的缓冲电路的结构的框图。图34是表示图33所示出的缓冲电路的结构的电路图。图35是表示图33所示出的缓冲电路中由自举电路构成反相器的情况下的框图。图36是表示图35所示出的缓冲电路的结构的电路图。图37是表示实施例3的缓冲电路的结构的框图。图38是表示图37所示出的缓冲电路中由自举电路构成反相器的情况下的框图。图39是表示实施例4的缓冲电路的结构的框图。图40是表示图39所示出的缓冲电路的结构的电路图。图41是表示实施例4的构成移位寄存器的单位电路的结构的框图。图42是表示图41所示的构成移位寄存器的单位电路的其它结构的框图。图43是表示图41所示的构成移位寄存器的单位电路的其它结构的框图。图44是表示以p沟道型的晶体管构成图1所示出的电路的结构的情况下的电路 图。图45是表示图44所示出的电路的各种信号的波形的时序图，图中的(a)表示晶 体管T2’的源极端子被输入VSS的情况下的波形，图中的(b)表示晶体管T2’的源极端子 被输入时钟信号0的情况下的波形。图46表示以往的半导体装置的结构的电路图。图47是表示图46所示出的半导体装置的各种信号的波形的时序图。附图标记的说明1 存储器电路；2、3、4:缓冲电路；5:(移位寄存器的)单位电路；10、20、30、40、 50、60、70 电路(半导体装置)；11、21、31、41、51、61、71 电路(半导体装置)；T1 晶体管
(第一晶体管)；T2:晶体管(第二晶体管)；T3:晶体管(第三晶体管)；T4:晶体管(第四 晶体管)；T5:晶体管(第五晶体管)；T6:晶体管(第六晶体管)；T7:晶体管(第七晶体 管)；T8 晶体管(第八晶体管)；T9 晶体管(第九晶体管)；T10 晶体管(第十晶体管)； 151 液晶显示装置(显示装置);nl、n2、n3、n4、n5、n6 节点100 半导体装置。
具体实施例方式根据图1至图45如下说明本发明的实施方式。与本发明的半导体装置相当的激活信号保持电路(下面，简单地称为“电路”)是 使用相同的导电型即单极性的沟道(n沟道型或者P沟道型)的晶体管而构成的。在下面 所示出的各实施方式中，列举n沟道型的晶体管的结构为例进行说明，对p沟道型的结构在 本部分的末尾集中示例，省略详细的说明。该晶体管能够使用例如TFT和在硅基板上形成 的场效应晶体管。<实施方式1>下面说明本实施方式的电路10的结构。图1是表示电路10的结构的电路图，图 2是表示电路10的各种信号的波形的时序图。电路10具备晶体管T1 (第一晶体管)、晶体管T2 (第二晶体管)、晶体管T3 (第三晶体管)以及电容C1，电容C1的一端被输入频率比电路10的输出信号OUT高的时钟信号 CK。下面，将当施加到栅极端子(控制端子)时使晶体管处于导通状态的电压(信号的电 平)称为导通电压(导通电平)，将当施加到栅极端子时使晶体管处于截止状态的电压(信 号的电平)称为截止电压(截止电平)。在n沟道型晶体管中，高电压为导通电压(高电 平是导通电平)，低电压为截止电压(低电平是截止电平)，在P沟道型晶体管中，其关系相 反。如图1所示，晶体管T1的漏极端子(第一端子)被连接到电源VDD，栅极端子(控 制端子)被连接到输入端子IN。晶体管T2的漏极端子(第一端子)被连接到电源VDD，栅 极端子(控制端子)被连接到晶体管T1的源极端子，源极端子(第二端子)被连接到输出 端子OUT。晶体管T3的漏极端子(第一端子)被连接到晶体管T1的源极端子和晶体管T2 的栅极端子，并且通过电容C1与时钟端子CK连接。将晶体管T1、T2、T3以及电容C1的连 接点设为节点nl。S卩，本实施方式的电路10与图46所示出的以往的电路(半导体电路100)不同， 电容C1的一端被输入频率比输出信号OUT高的时钟信号CK，电容C1的另一端被连接到以 悬浮状态保持高电平的信号的节点nl。通过具有该结构，能够维持电位电平而输出难以受 到噪声影响的稳定信号。下面，利用图2，与电路10的动作一起具体地进行说明。此外，电 路10的内部的信号和输入输出信号的电位，只要没有特别的说明，高电平时是VDD，低电平 时是VSS (零)。当输入信号IN变成高电平(VDD)时，晶体管T1变成导通状态，当设晶体管T1的 阈值电压为Vth时，节点nl的电位变成VDD-Vth(预充电动作)。当节点nl的电位上升时， 晶体管T2变成导通状态。当输入信号IN从高电平变成低电平(VSS)时，节点nl原样保持 高电平的电荷而变成悬浮状态。在该状态下，当时钟信号CK变成高电平时，由于时钟信号 CK，节点nl的电位升压a电位量，变成VDD-Vth+a。在该电位超过VDD+Vth的情况下，晶 体管T2向输出端子OUT输出VDD。这样，当节点nl的电位由于时钟信号CK而升压时，晶体管T2的栅极端子被输入 高电位的信号，因此从晶体管T2向输出端子OUT输出VDD的电位电平的信号，并且输出阻 抗变低(图2的t期间)。其后，当STOP信号变成高电平时，晶体管T3变成导通状态，节点nl的电荷被放 电，晶体管T2变成截止状态。由此，输出端子OUT变成悬浮状态(图2的斜线部分)。这样，在STOP信号变成高电平之前的期间，在节点nl的电位变得低于VDD+Vth之 前的期间内，从输出端子OUT正常输出VDD，其中，该节点nl的电位由晶体管T3等的截止泄 漏等影响导致电位降低、由时钟信号CK导致升压。另外，如图2所示，当输入高电平的输入信号IN、节点nl被预充电时，由时钟信号 CK的升压导致节点nl的电位上升，因此能够使输出信号OUT的上升加速(以虚线包围的部 分)，提高驱动速度。在此，与以往的结构相比较来说明电路10受到截止泄漏等影响的情况下的动作。 图3是表示电路10中受到截止泄漏等的影响的情况下的各种信号的波形的时序图。图4 是表示图46所示出的以往的电路中受到截止泄漏等的影响的情况下的各种信号的波形的 时序图。
在图46所示出的以往的电路的节点m中有泄漏路径的情况下，在时钟信号0维持 高电平的期间，节点m的电位逐渐降低。此时，即使输入信号IN再次变成高电平，在节点 N1的电位泄漏到VDD-Vth以下的情况下只被充电到VDD-Vth为止(以图4的虚线包围的部 分)。因此，输出信号OUT变成高阻抗的状态，相对于噪声变弱。并且，在输出信号OUT中有 泄漏的情况下，节点N2的电位即使被再次充电也只上升到VDD-2XVth为止，因此连接到输 出端子OUT的后级电路动作余量降低了。与此相对，在本实施方式的电路10中，节点nl的电位由于时钟信号CK而升压后， 当由于泄漏而下降0电位的量时，则变成VDD-Vth+a-日。其后，当时钟信号CK变成低电 平时，节点nl的电位变成VDD-Vth-0，但是如果此处的输入信号IN变成高电平，则节点nl 的电位被充电直到VDD-Vth为止。因此，当时钟信号CK再次变成高电平时，节点nl的电位 升压到VDD-Vth+a为止(图3的虚线包围的部分)。由此，即使在输出信号OUT中产生泄 漏等，也能够稳定地保持VDD电位。由此，连接到输出信号OUT的后级电路能够得到稳定的 动作。另外，晶体管T2的栅极端子被输入高电位的信号，因此输出信号OUT能够保持低阻 抗，相对于噪声也变强了。这样，根据本实施方式的电路10的结构，即使在输出信号OUT中发生泄漏等，也能 够再次将节点nl的电位充电到VDD-Vth为止。并且，时钟信号CK的频率被设定成高于输 出信号的频率，因此，在STOP信号变成高电平之前的期间，能够利用时钟信号CK的升压动 作再次将节点nl的电位升压到VDD+Vth以上。由此，能够与以往相比更长地确保能够输出 VDD的期间和低阻抗的期间。在此，时钟信号CK的振幅和电容C1被设定成使升压后的节点nl的电位 (VDD-Vth+ a )在 VDD+Vth 以上。此外，在图1所示出的电路10的结构中，晶体管T2的漏极端子被连接到电源VDD， 但是不限于此，例如，也可以是漏极端子被输入时钟信号0的结构。图5是表示晶体管T2的 漏极端子被输入时钟信号0的情况下的电路10的各种信号的波形的时序图。在该结构中， 与图1所示出的电路10的结构同样，能够原样保持输入到晶体管T2的信号的电位电平而 输出，因此当晶体管T2变成导通状态时，输出时钟信号0的电位电平。〈实施方式2>下面说明本实施方式的电路20的结构。图6是表示电路20的结构的电路图。图 7是表示电路20的各种信号的波形的时序图。此外，为了说明上的方便，对与上述实施方式 1所示出的部件具有相同功能的部件标注相同的附图标记，省略其说明。另外，对于在实施 方式1中所定义的用语，只要没有特别的说明在本实施方式中也遵照其定义而使用。在此，在实施方式1所示出的电路10的结构(图1)中，在STOP信号变成高电平、 节点nl变成低电平的定时，输出端子OUT变成悬浮状态(图2的斜线部分)，因此易于受到 噪声的影响。因此，为了消除该悬浮状态，本实施方式的电路20在电路10中还具备晶体管 T4(第四晶体管)。如图6所示，晶体管T4的漏极端子(第一端子)被连接到晶体管T2的 源极端子和输出端子0UT，源极端子(第二端子)被连接到电源VSS，栅极端子(控制端子) 被连接到晶体管T3的栅极端子。晶体管T3、T4的各个栅极端子被连接到输入端子IN2，输 入控制晶体管T3和T4的导通/截止的输入信号IN2。将晶体管T2、T4以及输出端子OUT的连接点设为节点n2。根据上述的结构，如图7所示，在节点nl变成低电平的电位的定时，输入高电平的 输入信号IN2，由此晶体管T3和T4变成导通状态，因此节点nl的电荷能够被可靠地放电， 并且能够将输出信号OUT的电位电平固定在低电平(VSS)。此外，输入到晶体管T4的栅极端子的信号没有特别限定，只要能够将输出信号 OUT的电位固定在低电平(VSS)即可，也可以输入其它的控制信号。〈实施方式3>下面说明本实施方式的电路30的结构。图8是表示电路30的结构的电路图。此 外，为了说明上的方便，对与上述实施方式1和2所示出的部件具有相同功能的部件标注相 同的附图标记，省略其说明。另外，对于在实施方式1和2中所定义的用语只要没有特别的 说明在本实施方式中也遵照其定义而使用。本实施方式的电路30在图6所示出的电路20中还具备发挥刷新功能的作用的 晶体管T5(第五晶体管)。如图8所示，晶体管T5的漏极端子(第一端子)被连接到电源 VDD，源极端子(第二端子)被连接到节点nl，栅极端子(控制端子)被连接到节点n2。根据上述的结构，输出信号OUT被输入到晶体管T5的栅极端子，因此当输出信号 OUT输出高电平时，输入信号mi变成低电平、晶体管T1处于截止状态的情况下，即使节点 nl的电位由于截止泄漏等而降低，也会利用晶体管T5再次充电成VDD-Vth为止(刷新动 作)。由此，在时钟信号CK输出高电平的期间中，能够将节点nl的电位升压到VDD-Vth+a。 因此，输出信号OUT能够稳定地输出VDD，能够在低频率动作时不发生误动作而正常地动 作。〈实施方式4>下面说明本实施方式的电路40的结构。图9是表示电路40的结构的电路图。图 10是表示电路40的各种信号的波形的时序图。此外，为了说明上的方便，对与上述实施方 式1 3所示出的部件具有相同功能的部件标注相同的附图标记，省略其说明。另外，对于 在实施方式1 3所定义的用语只要没有特别的说明在本实施方式中也遵照其定义而使用。本实施方式的电路40在图6所示出的电路20中还在输入端子mi与晶体管T1 之间具备晶体管T6 (第六晶体管)。如图9所示，晶体管T6的漏极端子(第一端子)被连 接到输入端子IN1，源极端子(第二端子)被连接到晶体管T1的栅极端子，栅极端子(控制 端子)被输入使能信号EN。另外，晶体管T6的源极端子还被连接到晶体管T2和T4的连接 点(节点n2)。根据上述的结构，当使能信号EN—旦变成高电平时，其后，即使使能信号EN变成 低电平，只要输出信号OUT为高电平，就能够总是对晶体管T1的栅极端子输入高电平的信 号。由此，能够将电路40以激活状态持续保持。另外，输出端子OUT和晶体管T1的栅极端子被相互连接，因此，在输出信号OUT输 出高电平的期间，当节点nl的电位变成VDD-Vth以下时，晶体管T1变成导通状态。此外， 当节点nl的电位是VDD-Vth以上的电位时，晶体管T1变成截止状态，节点nl变成悬浮状 态。由此，当输出信号OUT输出高电平时，即使节点nl的电位由于截止泄漏等而降低，也会利用晶体管Tl再次充电到VDD-Vth(刷新动作)。由此，在时钟信号CK输出高电平的期 间中，能够将节点nl的电位升压到VDD-Vth+α，因此，输出信号OUT能够稳定地输出VDD， 能够在低频率动作时不发生误动作而正常地动作。在此，晶体管T6不限于上述图9的结构，作为其它的结构，例如，可以列举出当输 入信号mi变成低电平的电位时源极端子变成悬浮的结构，具体的是图Ii所示出的结构和 图12所示出的结构。在图11所示出的结构中，晶体管T6的漏极端子被连接到电源VDD， 栅极端子被输入输入信号IN1。另外，在图12所示出的结构中，晶体管T6的漏极端子和栅 极端子被输入输入信号IN1。这种结构适合于如下结构与其它的信号(例如使能信号EN) 无关，一旦输入信号ml为激活(高电平)时，即使其后输入信号mi变成低电平，也能够 持续地保持激活状态的结构。〈实施方式5> 下面说明本实施方式的电路50的结构。图13是表示电路50的结构的电路图。此 夕卜，为了说明上的方便，对与上述实施方式1 4所示出的部件具有相同功能的部件标注相 同的附图标记，省略其说明。另外，对于在实施方式1 4所定义的用语只要没有特别的说 明在本实施方式中也遵照其定义而使用。在此，在实施方式1 4所示出的电路的结构中，在初始状态输入信号IN是低电 平的情况下，不清楚电容Cl中所蓄积的电荷量，节点nl的电位处于不固定状态。因此，具 有初始状态不稳定的问题。因此，为了使初始状态稳定，本实施方式的电路50在如实施方式1 4所示出的 各电路中还具备晶体管T7(第七晶体管)。图13所示出的电路50相对于图1所示出的电 路10具备晶体管Τ7，晶体管Τ7的栅极端子(控制端子)被输入初始化信号ΙΝΙ，源极端子 (第二端子)被连接到电源VSS，漏极端子(第一端子)被连接到节点nl。根据上述的结构，在初始状态下，输入高电平的初始化信号INI，由此能够将节点 nl的电位固定在VSS，因此能够使初始状态稳定。此外，与上述内容同样，对于实施方式2 4的各电路具备晶体管T7，由此能够使 初始状态稳定。〈实施方式6>下面说明本实施方式的电路60的结构。图14是表示电路60的结构的电路图，此 夕卜，为了说明上的方便，对与上述实施方式1 5所示出的部件具有相同功能的部件标注相 同的附图标记，省略其说明。另外，对于在实施方式1 5所定义的用语只要没有特别的说 明在本实施方式中也遵照其定义而使用。在此，在实施方式1 5所示出的电路的结构中，存在时钟端子CK的电容变大的 问题。在此，举出图1的电路10为例说明时钟负载的具体例。当考虑节点nl的电位是高电平(VDD-Vth以上)的情况、即节点nl变成悬浮状态 的期间时，设晶体管Tl、T2以及T3的寄生电容的合计为Ctr，则时钟端子CK的电容变成1/ 时钟端子 CK 的电容=l/Cl+1/Ctr…(1)。此外，为了说明上的方便，省略配线负载等。在此，当要使节点nl的电位较大地升压时，则Cl > Ctr0假如想要将节点nl的 电压相对于时钟信号CK的振幅Vp升压2XVp/3的量，则Cl Ctr = 2 I0将其带入式⑴，则时钟端子CK的电容=1/3 XC1。下面，当考虑节点nl的电位是低电平(VSS)的情况、即节点nl不是悬浮状态的期 间时，时钟端子CK的电容变成时钟信号CK的电容=C1。这样，可知在节点nl不是悬浮状态的期间，时钟端子CK的电容变大。特别地，在 使用多级电路10对时钟端子CK输入相同的时钟信号CK的情况下，电容变得非常大。因此，为了减低该时钟负载，本实施方式的电路60在实施方式1 5所示出的电 路中还具备晶体管T8(第八晶体管)。图14示出的电路60相对于图1所示出的电路10具 备晶体管T8，晶体管T8的栅极端子(控制端子)被连接到输入端子IN，漏极端子(第一端 子)被连接到时钟端子CK，源极端子(第二端子)通过电容C1被连接到节点nl。在电路60中，利用晶体管T8，能够使节点nl不处于悬浮状态，而在时钟端子CK的 负载变得非常大的期间分离时钟端子CK与电容C1。具体地说，在节点nl的电位被固定在VSS的情况下，节点nl无需来自时钟信号CK 的升压，因此在该期间利用晶体管T8将时钟端子CK与电容C1电气分离，因此时钟端子CK 的负载变为仅有晶体管T8的寄生电容，因此非常地小。因此，利用驱动时钟端子CK的电路的驱动能力降低和电容的削减效果，能够实现 低功耗化。在此，如图15所示，在电路60中，在晶体管T8处于截止状态的期间，为了对晶体 管T8与电容C1之间的节点n3稳定地进行电位固定，还可以设有晶体管T9以及包括电阻 R1和晶体管T11的反相器6。在该结构中，晶体管T9的漏极端子被连接到节点n3，源极端 子被连接到电源VSS，栅极端子被连接到通往反相器6的输入端子IN。由此，在晶体管T1 和T8变成截止的情况下，晶体管T3和T9变成导通状态，能够将节点nl和n3的电位固定 在 VSS。另外，图14的晶体管T8的栅极端子被连接到输入端子IN，但是输入到栅极端子的 信号没有特别限定，也可以输入在节点nl的电位被固定在VSS的期间的一部分或者期间中 使得晶体管T8导通的其它控制信号。另外，在图15中，用反相器6生成输入端子IN的反转信号，输出到输入端子INB， 但是在输入到输入端子IN的信号的反转信号作为其它的控制信号而存在的情况下也可以 把该信号输入到输入端子INB。另外，在电路60中，减低电容所消耗的功耗，但是也可以通过外部的时钟操作，例 如在电路10的节点nl的电位被固定在VSS的期间中，将时钟信号CK固定为某一个DC电 平或者为了削减功耗而使时钟信号CK的频率变低。此外，上述本实施方式的利用晶体管T8实现时钟负载的减低的结构同样能够应 用于上述实施方式1 5所示出的各电路。〈实施方式7>下面说明本实施方式的电路70的结构。图16是表示电路70的结构的电路图。此 外，为了说明上的方便，对与上述实施方式1 6所示出的部件具有相同功能的部件标注相 同的附图标记，省略其说明。另外，对于在实施方式1 6所定义的用语只要没有特别的说明在本实施方式中也遵照其定义而使用。在此，在实施方式1 6所示出的电路的结构中，由于时钟信号CK的升压动作， 节点nl变成VDD-Vth+a的高电位，因此，连接到节点nl的晶体管在栅极-源极之间、栅 极_漏极之间以及源极_漏极之间被施加高电压，有时有晶体管超过自身的耐压而被破坏 的危险。具体地说，在电路10中，特别地在晶体管T3的栅极-漏极之间、源极-漏极之间 被施加高电压。当输入信号IN是VSS时，当节点nl的电位升压时，成为VDD-Vth+a，因此 对于晶体管T3，在栅极-漏极之间和源极-漏极之间变成VDD-Vth+a-VSS的电压。在此， 设 VDD = 10V, VSS = -10V, a = 15V，贝 VDD-Vth+ a -VSS = 35V_Vth与此相对，在其它的节点中施加VDD与VSS的电位差20V。这样，连接到节点nl的 晶体管被施加高电压。因此，作为晶体管的耐压对策，本实施方式的电路70在实施方式1 6所示出的 各电路中还具备晶体管T10(第十晶体管)。图16所示出的电路70相对于图1所示出的 电路10具备晶体管T10，晶体管T10的栅极端子(控制端子)被连接到电源VDD，漏极端子 (第一端子)被连接到节点nl，源极端子(第二端子)被连接到晶体管T3的漏极端子。将 晶体管T3与T10的连接点设为节点n4。根据上述结构，在输入信号IN是VSS的情况下，节点nl的电位上升到 VDD-Vth+ a，但是节点n4仅上升到VDD_Vth。因此，对于晶体管T3，栅极-漏极之间和源 极-漏极之间的电压变成VDD-Vth-VSS = 20V_Vth与电路10的情况相比，施加电压下降了 a电位量。另外，晶体管T10的栅极-漏极之间的电位变成a -Vth = 15_Vth，栅极-源极之 间的电位变成Vth，源极-漏极之间的电位变成a = 15V，都是低电压。由此，即使由时钟信号CK导致悬浮状态的节点nl的电位升压，也能够减低连接到 节点nl的晶体管的电压负载，因此能够构成可靠性高的电路。上述的本实施方式的结构利用晶体管T10实现晶体管的耐压对策，同样能够应用 于上述实施方式1 6所示出的各电路。图17是其一个例子，表示应用于上述实施方式6 的图15所示出的电路的情况下的结构。在此，在上述的实施方式1 7所示出的各电路中，晶体管T1的漏极端子被连接 到电源VDD。然而，本发明的电路结构不限于此，也可以是例如晶体管T1的漏极端子与栅 极端子相互连接的所谓的二极管连接的结构。图18 图24是表示分别在上述的电路10、 20、30、40、50、60以及70中对晶体管T1进行二极管连接的情况下的电路11、21、31、41、51、 61以及71的结构的电路图。在例如晶体管T1是如电路10那样的结构的情况下，会产生 如下问题在晶体管T3是导通状态下对输入端子IN输入低电平的情况下，当在所输入的信 号中产生噪声时，晶体管T1瞬间变成导通状态，贯通电流通过晶体管T1和晶体管T3从电 源VDD向电源VSS流动，成为功耗增加或者误动作的原因。关于这一点，根据上述二极管连 接的结构，晶体管T1的栅极端子和漏极端子被连接起来，因此即使在输入端子IN中产生噪 声、晶体管T1变成导通状态，源极_漏极之间的电位差也仅是噪声的电位的量，与电源VDD被连接到漏极端子的情况相比电位差较小，因此贯通电流较小。并且，晶体管T3变成导通 状态，因此即使晶体管T1由于噪声而导通了，也会通过晶体管T3将由于输入端子IN的噪 声而发生变动的电位向电源VSS拉伸，发挥使晶体管T1截止的方向的作用。因此，能够防 止噪声的影响导致的晶体管T1的误动作。图25是表示对上述晶体管T1进行二极管连接的情况下的各电路中的图18所示 出的电路11的各种信号的波形的时序图。如图25所示，与图1所示出的电路10的结构同 样，能够原样保持输入到晶体管T2的漏极端子的信号的电位电平并输出，因此，当晶体管 T2变成导通状态时输出VDD。另外，在上述实施方式1中，说明了晶体管T2的漏极端子被输入时钟信号0的结 构，但是该结构也能够应用于各实施方式所示的电路中，当晶体管T2变成导通状态时输出 时钟信号0的电位电平。然而，如图26所示，输入到本发明的激活信号保持电路的时钟信号CK呈现高电平 和低电平周期性重复的波形。并且，如上所述，当时钟信号CK是高电平时(期间T)，激活信 号保持电路的输出信号OUT变成特别低的阻抗。因此，如图26所示，在时钟信号CK的占空 比是例如50%的情况下，在该50%的期间，输出信号OUT变成低阻抗。即，通过调整时钟信 号CK的占空比，能够调整输出信号OUT的低阻抗的期间。在此，参照图1的结构讨论时钟信号CK的占空比的优选值。如上所述，当时钟信 号CK变成低电平时，由于截止泄漏等，节点nl的电位降低为VDD-Vth-日。在此，设该节 点nl的电位被再次充电到VDD-Vth的时间为、设1个周期为T1，则高期间低期间= Tl-tP 为理想的占空比。另外，时钟信号CK从高电平变为低电平的期间由时钟CK 端子的负载(电容和电阻)的时间常数决定。设该时钟信号CK从高电平变为低电平(或 者相反)的期间为tck，假如作为脉冲的宽度不具有该tck的期间，相对于节点nl的升压 就不能得到所期望的升压电压a，因此，若从时间常数出发进行考虑，则高期间低期间= Tl-tck tck是理想的占空比。在实际的动作中，截止泄漏等造成的再次充电和时钟信号CK从高电平向低电平 的变化同时进行。因此，考虑到二者，设时钟信号CK在低电平时变成VDD-Vth为止的时间 为’，则高期间低期间=Tl-t0 ’ 是理想的占空比。由此，能够正常地保持电 路的激活状态，并且减低晶体管T2的输出阻抗。根据上述研究，优选时钟信号的占空比被设定成时钟信号CK的一个周期中的低 电平的期间是时钟信号CK从高电平变化成低电平之后到节点nl的电位饱和为止的期间。另外，优选上述占空比被设定成晶体管T2的低阻抗的期间变得更长。此外，在时钟信号CK的变化时间超过50%的情况下，变化后不能可靠地变成低电 平就直接向下一个高电平转变，因此为了得到升压电压a，需要进一步地增大电容C1 (校 正)。由于该影响导致电路规模变大，或者电容负载增大，由此导致转变时间进一步变长。 为了避免该问题，一般优选设置成降低时钟信号的频率或者减小时钟信号CK所驱动的负 载等，转变时间在50%以内，因此上述占空比在50%以上，以尽量地延长晶体管T2是低阻 抗的期间。图26的时钟信号CK_H是延长高电平的期间T(使占空比变大)的情况下的波形 的一个例子。由此，能够延长激活信号保持电路的输出信号OUT的低阻抗的期间。并且，由于能够延长低阻抗的期间，因此能够更强地抵抗噪声，或者更快速地驱动负载。这样，优选 时钟信号CK的频率高于输出信号OUT的频率，并且高电平(激活侧的电位)的期间较长。此外，在由ρ沟道型的晶体管构成的情况下，逻辑完全相反，因此由于相同的理 由，优选时钟信号CK的低电平的期间较长。
上述的实施方式1 7所示出的各电路(激活信号保持电路)能够很好地应用于 特别是液晶显示装置(显示装置)。图27是表示液晶显示装置的整体结构的框图。液晶显示装置151在面板152上具备像素区域153、源极驱动器154、栅极/CS驱 动器155、缓冲/电平移位电路156、电源电路157以及端子158···。源极驱动器154具备输 出电路154a，对像素区域153的各源极总线输出数据信号。栅极/CS驱动器155具备输出 电路155a，为了对像素区域153的各像素写入来自源极驱动器154的数据信号而对栅极总 线输出选择信号，另外，为了使写入像素区域153的各像素的电位增大，对CS总线输出CS 信号。输出电路154a和155a包括作为从输入信号生成等倍的数据信号的低输出阻抗的放 大电路的缓冲器。缓冲/电平移位电路具备校正反相器等的信号的衰减的等倍放大电路和 变换信号的电源电压电平的电平移位电路等低输出阻抗的放大电路即缓冲器，对源极驱动 器154和栅极驱动器155供给通过这些缓冲器的信号。电源电路157生成逻辑电路用电源 和数据信号的基准电压、对置电压以及辅助电容电压等。端子158···是用于对面板152上的 上述各电路输入信号和电源的端子。此外，液晶显示装置也可以包括解复用器来替代源极 驱动器。上述实施方式1 7所示出的各电路能够应用于上述液晶显示装置151的各部 分，特别地，能够很好地利用于CS驱动器内的开关、缓冲电路、电平移位电路以及源极驱动 器(数据信号线驱动电路)和栅极驱动器(扫描信号线驱动电路)内的移位寄存器。下面， 作为其一个例子，说明应用于设置在CS驱动器内的存储器电路的例子(实施例1)、应用于 缓冲电路和电平移位电路的例子(实施例2 4)以及应用于移位寄存器的例子(实施例 5)。〈实施例1>图28是表示本实施例的CS驱动器内所设置的存储器电路1的结构的框图，图29 是该存储器电路1的电路图。图30是表示该存储器电路1的各种信号的波形的时序图。存 储器电路1包括上述各实施方式所示出的2个电路(激活信号保持电路)。具体地说，存储 器电路1例如由连接图1所示出的一方电路10(表示为电路IOb)的STOP端子和另一方电 路10(表示为电路IOa)的输出端子OUT而构成。此外，存储器电路也可以至少具备图1所 示出的电路10的结构，在本实施例的存储器电路1中，除了电路10的结构之外还设有晶体 管T4(在图28中是晶体管Ta4和Tb4)，含有图6所示出的电路20的结构。下面，说明存储器电路1的动作。在此，列举当使能信号EN是高电平时，高电平的 输入信号IN被输入到电路10a，低电平的输入信号INB(IN的反转信号)被输入到电路IOb 的情况为例进行说明。当输入高电平的电路IOa变成激活状态、节点nal被输入时钟信号时，电荷被保 持。因此，如在上述各实施方式所说明的，从电路IOa输出VDD的输出信号OUT。并且，该输 出信号OUT被输入到另一方电路IOb的STOP端子(图29)。STOP端子被输入VDD信号的电路IOb变成非激活状态，从晶体管Tb4输出VSS。IN和INB极性互相逆转，因此在一方输出VDD时另一方会输出VSS。由此，在输入时钟信号CK 的期间，到下一个使能信号EN变成高电平为止，电路10a和10b的电位被保持。此外，在图28的存储器电路1中，从外部输入输入信号IN的反转信号INB，但是 不限于此，作为其它的结构，也可以是例如图31和图32所示的，在存储器电路1内部构成 反相电路，从输入信号IN生成反转信号INB。图31表示由电阻R1和晶体管T11构成的反 相器，图32表示由自举电路构成的反相器。根据这些结构，当输入信号IN是高电平(VDD) 时，输出低电平(VSS)的信号作为反转信号INB，当输入信号IN是低电平(VSS)时，输出高 电平(VDD)的信号作为反转信号INB，另外，在图28的存储器电路1中，例如为了使初始状态稳定，也可以在电路10a和 10b中分别具备上述实施方式5所示出的晶体管T7(图13)。电路10a的晶体管Ta7和电 路10b的晶体管Tb7的栅极端子被输入初始化信号INI，各个漏极端子分别被连接到节点 nal和节点nbl，各个源极端子分别被连接到电源VSS和电源VDD。由此，在初始状态下，输 入高电平的初始化信号INI，由此能够决定初始状态。此外，存储器电路1具有在上述实施方式中所说明的刷新功能，因此也能够以低 频率驱动来保持正常的值。在本实施例中，说明了由上述实施方式2的电路20构成的存储器电路1，但是也可 以由其它的实施方式的电路(例如电路30、40或者50)构成。在这些结构中也能够获得相 同的效果。〈实施例2>图33是表示本实施例的缓冲电路2的结构的框图，图34是表示该缓冲电路2的 结构的电路图。缓冲电路2含有上述各实施方式所示出的电路(激活信号保持电路)。具 体地说，缓冲电路2也可以至少具备图1所示出的电路10，在本实施例的缓冲电路2中，除 了电路10的结构之外还设有晶体管T4，含有图6所示出的电路20的结构。在此，生成输入到电路10的信号INB的反相器由电阻R1和晶体管T11构成。因 此，在反相器的输入信号IN是高电平的情况下，恒定电流(贯通电流)从电源VDD流向电 源VSS，导致功耗增大。因此，为了减低功耗，可以考虑按高电阻来构成电阻R，但是在该情 况下，会产生驱动能力降低的问题和抵抗噪声的能力变弱的新问题。在该方面，在本实施例的缓冲电路2中，反相器的输出端子INB仅被连接到电路10 的晶体管T1的栅极端子，因此负载非常小。因此，即使反相器的驱动能力降低(即使电阻 R1采用高电阻)，也能够快速驱动晶体管T1的栅极端子的负载，因此能够高速动作，并且能 够利用电路10的动作提高缓冲电路2自身的驱动能力。由此，根据上述的结构，能够构成 低功耗、驱动能力高的缓冲电路。此外，在本实施例中，说明了由上述实施方式2的电路20构成的缓冲电路2，但是 也可以由其它的实施方式的电路(例如电路30、40或者50)构成。在这些结构中也能够获 得相同的效果。另外，在本实施例的缓冲电路2中，在以VDD/VSS以外的电压输入输入信号IN的 电压的情况下(例如High电压小于VDD，Low电压是VSS的情况下)，发挥电平移位器的功能。另外，如图35和图36所示，上述缓冲电路和电平移位电路的上述反相器也可以由自举电路构成。在该结构中，在输入信号IN是高电平的情况下，恒定电流(贯通电流)也 从电源VDD通过晶体管T12和T13流向电源VSS，导致功耗增大了。因此，为了减低功耗，可 以考虑缩小晶体管T12和T13的尺寸，但是在该情况下，与使用电阻的反相器同样，也会产 生驱动能力降低的问题和抵抗噪声的能力变弱的新问题。关于这一点，在图35和图36所示出的缓冲电路和电平移位电路中，反相器的输出 端子INB仅被连接到电路10的晶体管T1的栅极端子，因此能够得到与由使用了上述电阻 的反相器构成的缓冲器相同的效果。〈实施例3>下面，说明缓冲电路的其它的结构例。图37是表示本实施例的缓冲电路3的结构 的电路图。缓冲电路3含有图31所示出的反相器和将图6所示出的电路20变形后的结构。 具体地，省略了图6所示的电路20的晶体管T3，晶体管T1的栅极端子被连接到电源VDD， 漏极端子被连接到反相器的输出端子INB。另外，晶体管T3的栅极端子被连接到反相器的 输入端子IN。在此，说明本实施例的缓冲电路3的动作。首先，在反相器的输入信号IN是低电平的情况下，反转信号INB变成VDD。当VDD 的反转信号INB被输入到晶体管T1时，节点nl的电位被充电到VDD-Vth为止，利用时钟信 号CK的升压动作，节点nl的电位上升到VDD-Vth+a。节点nl被连接到晶体管T2的栅极 端子，因此输出信号0UTB的电位变成不会发生阈值降的VDD。下面，当反相器的输入信号IN是高电平时，反转信号INB变成VSS，节点nl的电位 被放电到VSS为止。此时，输入信号IN是高电平，因此晶体管T3变成导通状态，输出信号 0UTB的电位变成VSS。根据该结构，当节点nl的电位由于时钟信号CK的升压动作而变成高电位时，晶体 管T2变成低阻抗，因此能够更强地抵抗噪声，并且快速地驱动负载。另外，即使在由于节点nl的泄漏导致电荷减少的情况下，当节点nl的电位低于 VDD-Vth时，晶体管T1也能够变成导通状态，并被再次充电，因此能够确保对低频率动作时 的误动作的余量。另外，即使电阻R1采用高电阻，该端子充电的负载仅为晶体管T1和T2的寄生电 容与电容C1，因此能够高速驱动，并且能够实现低功耗化。并且，与上述实施例2的缓冲电路2的结构相比，不需要使节点nl放电的晶体管 T3，因此能够实现电路规模的缩小化。此外，在本实施例的缓冲电路3中，在以VDD/VSS以外的电压输入输入信号IN的 情况下(例如High电压小于VDD，Low电压是VSS的情况下)，也发挥移位寄存电路的功能。另外，与上述实施例2同样，上述缓冲电路和电平移位电路的上述反相器也可以 由自举电路构成。图38是表示具备由自举电路构成的反相器的缓冲电路的结构的电路图。此外，实施例2的缓冲电路2当输入信号IN变成DC信号时也能够正常地动作。另外，在实施例3的缓冲电路3的输入信号IN变成DC信号的情况下，由于截止 泄漏，晶体管T12的栅极端子的电压变成VDD-Vth。因此，反相器的输出端子的电压变成 VDD-2XVth,因此节点nl变成VDD_2XVth。由于时钟信号CK的升压，节点nl的电位变成 VDD-2XVth+a，但是只要设定电容C1使其大于VDD+Vth，则即使输入信号IN变成DC信号，也能够正常地动作。〈实施例4>进一步说明缓冲电路的其它的结构例。图39是表示本实施例的缓冲电路4的结构 的框图，图40是该缓冲电路4的电路图。缓冲电路4含有图31所示出的反相器和图1所 示出的电路10。具体地说，如图40所示，反相器的输出端子INB被连接到晶体管T1的栅极 端子和缓冲电路4的输出端子0UTB，晶体管T3的栅极端子被连接到反相器的输入端子IN。根据本实施例的缓冲电路4，在反相器的输入信号IN是低电平的情况下，反转信 号INB被从高电阻R1输出，因此变成高阻抗的VDD，但是利用电路10的输出信号(晶体管 T2的输出信号)进行了补充，因此输出信号0UTB能够得到低阻抗的VDD。此外，缓冲电路4的输出端子INB与0UTB相互连接，因此在时钟信号CK停止了的 情况下，也能够输出不发生阈值降的VDD电位的信号。另外，使用其它的实施方式所示出的电路来代替电路10也能够得到相同的效果。此外，在本实施例的缓冲电路4中，在以VDD/VSS以外的电压输入输入信号IN的 情况下(例如High电压小于VDD，Low电压是VSS的情况下)，也发挥移位寄存电路的功能。另外，本实施例的缓冲电路4与实施例2、3的缓冲电路2、3同样，输入信号IN变 成DC信号也能够正常地动作。在此，在上述实施例1 4所示出的缓冲电路中，也可以是将输入信号IN和反转 信号INB交换的结构。<实施例5>图41是表示本实施例的构成移位寄存器的单位电路5的结构的框图。移位寄存 器是将图41示出的单位电路5从属连接而构成的，单位电路5含有上述实施方式1所示出 的电路(激活信号保持电路)10，此外，除了电路10以外的结构能够应用以往的结构。在此，在以往的移位寄存器的单位电路的结构中，在输入信号On-1和On+1都是低 电平的情况下，节点n5变成悬浮状态，因此存在对泄漏和噪声的余量变小的问题。关于这一点，在本实施例的移位寄存器的单位电路5的结构中，将电路10的输出 信号反馈到电路10的输入侧。由此，能够不将节点n5保持在悬浮状态而是保持高电平，因 此能够保持移位寄存器的禁止状态。因此，能够解决对泄漏和噪声的问题。此外，在单位电路5被从属连接的移位寄存器中，对偶数级单位电路5的时钟端子 CK输入不会同时变成高电平的时钟信号CK1和CK2中的时钟信号CK1，对奇数级单位电路 5的时钟端子CK输入时钟信号CK2，输入信号On-1是前级单位电路5的输出信号，输入信 号On+1是后级单位电路5的输出信号。在上述的结构中，当输入信号On-1变成高电平时，通过晶体管T14将电荷蓄积在 自举电容C2中，在输入信号On-1变成低电平后节点n6保持高电平状态。另外，由于晶体 管变成导通状态，节点5变成低电平。当时钟信号CK变成高电平时，利用自举效果从输出 端子On输出时钟信号。另外，当输入信号On+1变成高电平时，通过晶体管T15，节点n5变 成高电平，晶体管T17变成导通状态，由此输出信号On变成低电平。另外，电路10的输入信号IN变成高电平，因此晶体管T1变成导通状态，电容C1中 蓄积电荷。之后，每当输入时钟信号CK，通过晶体管T2将输出信号OUT的电位提升至VDD， 因此节点n5的电位不会由于截止泄漏等而降低。并且，VDD的输出信号OUT被反馈至输入
20端子IN，因此到下一个输入信号On-1变成高电平为止，节点n5的电位保持在VDD。这样，通过在以往的移位寄存器中应用本实施方式的电路(激活信号保持电路)， 能够可靠地将以往的由于阈值降、泄漏等而导致电位降低的节点n5的电位保持在VDD。在本实施例中，说明了由上述实施方式1的电路10构成的移位寄存器，但是也可 以由其它的实施方式的电路构成。在这些结构中也能得到相同的效果。另外，本实施方式的电路能够应用的移位寄存器的结构未作特别的限定。作为其 它的移位寄存器的结构，如图42和图43所示，例如可以列举出移位寄存器的各级单位电路 分别不使用后级单位电路的输出信号的情况下的结构、即在本级单位电路内生成复位信号 的结构。在这些结构中能够同样保持禁止状态。此外，对偶数级单位电路的时钟端子CK输 入在任意单位电路中都不会同时变成高电平的时钟信号CK1和CK2中的时钟信号CK1，对时 钟端子CKB输入时钟信号CK2，对奇数级单位电路5的时钟端子CK输入时钟信号CK2，对时 钟端子CKB输入时钟信号CK1，输入信号On-1是前级单位电路5的输出信号。在图42所示出的单位电路5中，利用前级单位电路5的输出信号0n_l将电荷蓄 积在自举电容C2中，对输出端子On输出时钟信号CK之后，当时钟信号CKB变成高电平时， 晶体管T20变成导通状态，由此，由于低电阻R2，节点n5的电位变成高电平。在图43所示出的单位电路5中，利用前级单位电路5的输出信号On_l将电荷蓄 积在自举电容C2中，从输出端子On输出时钟信号CK之后，时钟信号CK和CKB的每一次输 入都将电容C3的电荷传送到C4，节点n5的电位变成高电平。另外，在图42和图43的单位电路5中也相同，电路10将节点n5的电位保持在 VDD直到下一个输入信号On-1变成高电平为止。最后，表示利用p沟道型的晶体管构成上述各实施方式的电路的一个例子。为了 利用P沟道型的晶体管来构成实施方式1 7和实施例1 5所说明的内容，可以将所有 的逻辑逆转，使得电源VDD变成电源VSS，电源VDD变成电源VSS，高电平变成低电平。图44 是利用P沟道型的晶体管构成电路10的结构的情况下的电路10’的电路图。另外，图45 是表示电路10’的各种信号的波形的时序图，图中的(a)表示晶体管T2’的漏极端子被输 入VSS的情况下的波形，图中的(b)表示晶体管T2’的漏极端子被输入时钟信号0的情况下 的波形。在该结构中，与上述的以n沟道型的晶体管构成的电路的情况相同，发挥能够实现 输出信号的稳定化的效果。如上所述，本发明的半导体装置具备设置在上述第一晶体管和上述第二晶体管之 间的连接点与输入时钟信号的时钟端子之间的电容，上述时钟信号的频率高于从上述输出 端子输出的输出信号的频率。另外，本发明的显示装置具备上述半导体装置。因此，发挥能够提供包括相同导电型的晶体管的、能够防止电位电平的降低并输 出稳定信号的半导体装置和具备该半导体装置的显示装置的效果。用于说明发明的详细的内容的具体实施方式
或者实施例终归是用于说明本发明 的技术内容的，不应该被限定为这种具体例来狭义地解释，在本发明的精神和所记载的权 利要求的范围内，能够进行各种变更并实施。工业实用性本发明是能够不降低输入信号的电位电平而将其稳定地输出的电路，因此，特别适用于显示装置。
权利要求
一种半导体装置，是包括相同导电型的多个晶体管的半导体装置，其特征在于具备第一晶体管，其第一端子被施加导通电压，控制端子被输入输入信号；第二晶体管，其第一端子被施加导通电压，第二端子被连接到输出端子，控制端子被连接到上述第一晶体管的第二端子；以及电容，其被设置在上述第一晶体管和上述第二晶体管之间的连接点与输入时钟信号的时钟端子之间，上述时钟信号的频率高于从上述输出端子输出的输出信号的频率。
2.根据权利要求1所述的半导体装置，其特征在于还具备第三晶体管，所述第三晶体管的第一端子被连接到上述连接点，第二端子被输 入截止电压，控制端子被输入控制信号。
3.根据权利要求2所述的半导体装置，其特征在于还具备第四晶体管，所述第四晶体管的第一端子被连接到上述输出端子，第二端子被 施加截止电压，控制端子被输入上述控制信号。
4.根据权利要求1 3中的任一项所述的半导体装置，其特征在于还具备第五晶体管，所述第五晶体管的第一端子被输入导通电压，第二端子被连接到 上述连接点，控制端子被连接到上述输出端子。
5.根据权利要求1 4中的任一项所述的半导体装置，其特征在于 还具备输出上述输入信号的第六晶体管，上述第六晶体管的第一端子被连接到输入端子，第二端子被连接到上述第一晶体管的 控制端子和上述输出端子，控制端子被输入使能信号。
6.根据权利要求1 5中的任一项所述的半导体装置，其特征在于还具备第七晶体管，所述第七晶体管的第一端子被连接到上述连接点，第二端子被输 入截止电压，控制端子被输入用于使该半导体装置的初始状态稳定的初始化信号。
7.根据权利要求1 6中的任一项所述的半导体装置，其特征在于还具备第八晶体管，所述第八晶体管的第一端子被连接到上述时钟端子，第二端子被 连接到上述电容的一端，控制端子被输入上述输入信号。
8.一种半导体装置，是包括相同导电型的多个晶体管的半导体装置，其特征在于 具备第一晶体管，其第一端子被施加导通电压，控制端子被输入输入信号； 第二晶体管，其第一端子被施加导通电压，第二端子被连接到输出端子，控制端子被连 接到上述第一晶体管的第二端子；电容，其被设置在上述第一晶体管和上述第二晶体管之间的连接点与输入时钟信号的 时钟端子之间；第十晶体管，其第一端子被连接到上述连接点，控制端子被输入导通电压；以及 第三晶体管，其第一端子被连接到上述第十晶体管的第二端子，第二端子被输入截止 电压，控制端子被输入控制信号，上述时钟信号的频率高于从上述输出端子输出的输出信号的频率。
9.根据权利要求1 8中的任一项所述的半导体装置，其特征在于上述时钟信号呈现高电平和低电平周期性重复的波形，一个周期中的低电平的期间被 设定成该时钟信号从高电平变化为低电平之后直到上述连接点的电位饱和为止的期间。
10. 一种显示装置，其特征在于 具备权利要求1 9中的任一项所述的半导体装置。
全文摘要
包括n沟道型的多个晶体管的电路(10)具备漏极端子被施加VDD、栅极端子被输入输入信号(IN)的晶体管(T1)；漏极端子被施加VDD、源极端子连接到输出端子(OUT)、栅极端子连接到晶体管(T1)的源极端子的晶体管(T2)；以及设置在节点(n1)与输入时钟信号的时钟端子(CK)之间的电容(C1)。输入到时钟端子(CK)的时钟信号的频率高于从输出端子(OUT)输出的输出信号的频率。由此，提供包括相同导电型晶体管的、能够防止电位电平的降低并输出稳定的信号的半导体装置和具备该半导体装置的显示装置。
文档编号G02F1/133GK101878592SQ20088011802
公开日2010年11月3日 申请日期2008年8月26日 优先权日2007年12月28日
发明者佐佐木宁, 古田成, 村上祐一郎 申请人:夏普株式会社