专利名称：等离子体蚀刻方法及计算机可读取的存储介质的制作方法
技术领域：
本发明涉及用于在基板上或形成在基板上的层间绝缘膜等的膜上形成沟槽的等离子体蚀刻方法以及计算机可读取的存储介质。
背景技术：
在半导体器件中，由微细化而引起的配线间隔的减少，在配线间产生大的电容，使信号传播速度下降，导致运行速度的延迟。为了解决这一问题，近来，使用介电常数低的绝缘材料(Low-k材料)作为层间绝缘膜，作为配线材料，电阻低且耐电迁移性高的铜受到注目，在铜的沟槽配线及连接孔的形成中，大多使用双镶嵌法。
在用双镶嵌法形成铜的多层配线的情况下，在下层的铜配线上形成蚀刻阻挡膜，在其上形成Low-k膜作为层间绝缘膜，在其上形成金属硬掩膜层、防止反射膜(BARC)、光致抗蚀剂膜后，对Low-k膜进行蚀刻，形成通道(via)，接着进行沟槽(trench)的蚀刻后，对蚀刻阻挡膜进行蚀刻，使通道贯通，此后，形成Cu的埋入配线层。
另一方面，近来提出了在集成有功率MOSFET的功率IC中，为了实现高集成化，在硅基板(半导体晶片)上形成沟槽，在该沟槽内配置有扩张漏极区域的沟槽横型功率MOSFET的方案。该沟槽横型功率MOSFET由于能够由沟槽的深度控制耐压所需要的扩张漏极区域，所以与现有的在硅基板表面上配置有扩张漏极区域的功率MOSFET相比，具有能够减小单位面积的导通电阻的优点。
形成在上述Low-k膜上的沟槽对配线的厚度有直接的影响，此外，扩张漏极区域用形成在硅基板上的沟槽对耐压有直接影响，因此，蚀刻的均匀性总是非常重要的。可是，在形成这些沟槽时，由于用不同种类的膜不能使蚀刻停止，所以蚀刻深度容易产生差异，在蚀刻沟槽时的半导体晶片面内的蚀刻速率的均匀化控制就变得非常重要。
在现有技术中，等离子体蚀刻以电容耦合型平行平板等离子体蚀刻装置为主。电容耦合型平行平板等离子体蚀刻装置在腔体内配置一对平行平板电极(上部电极和下部电极)，把处理气体导入腔体内，并在一个电极上施加高频电力，在电极之间形成高频电场，用此高频电场形成处理气体的等离子体，对半导体晶片的规定层实施等离子体蚀刻。
具体的，众所周知，在上部电极上施加形成等离子体用的高频电力，形成等离子体，在下部电极上施加引入离子用的高频电力，由此，形成适当的等离子体状态的等离子体蚀刻装置(例如、专利文献1)。
在通过这样的电容耦合型平行平板等离子体蚀刻装置使用CF4这样的电负性气体进行蚀刻时，通常半导体晶片中央部位的等离子体密度有降低的倾向，在中央部位蚀刻速率有降低的倾向。因此，通过控制腔体内的压力或从高频电源施加的功率等参数，控制蚀刻速率，实现蚀刻的面内均匀性。
可是，在用已有的参数控制蚀刻的均匀性的情况下，即使能够使中心部的蚀刻速率降低，由于其他部分的蚀刻速率也同时发生变化，会成为W型或M型的蚀刻速率分布，难以得到沟槽蚀刻所要求的程度的蚀刻均匀性。此外，在进行沟槽蚀刻时，虽然希望更低功率的蚀刻，但是在低功率加工中，在这样现有的参数控制下，蚀刻速率的控制本身是困难的。
专利文献1日本特开2000-173993号公报发明内容鉴于这种情况，本发明的目的在于提供一种不局限于高频电源(power)、能够直接在基板或形成在基板上的膜上、面内均匀性良好地进行沟槽蚀刻的等离子体蚀刻方法。
此外，其目的还在于提供存储有用于实行这样的等离子体蚀刻方法的程序的计算机可读取的存储介质。
为了解决上述课题，本发明提供一种等离子体蚀刻方法，是用于在基板或形成在基板上的膜上形成沟槽的等离子体蚀刻方法，其特征在于，包括将需要形成沟槽的基板配置在上下相对设置有第一电极和第二电极的处理容器内的工序；将蚀刻用的处理气体导入上述处理容器内的工序；向上述第一电极和第二电极的任意电极上施加高频电力、生成等离子体的工序；及向上述任意电极上施加直流电压的工序。
在这种情况下，优选上述直流电压为-400～-1500V的范围。另外，也可以是下述情形，上述沟槽形成在层间绝缘膜上，上述层间绝缘膜形成于基板上，在将通道形成在上述层间绝缘膜上之后，形成上述沟槽。再者，对于测试用的被处理体，预先求得能够得到所希望的蚀刻的面内均匀性的直流电压值，将此时的直流电压值施加于上述任意的电极上，实施施加上述规定直流电压的工序。进而，可以为如下情况，上述第一电极是上部电极，上述第二电极是载置被处理体的下部电极，将用于生成上述等离子体的高频电力及上述直流电压施加于上述第一电极上。在这种情况下，向上述第二电极施加离子引入用的高频电力。
另外，本发明提供一种计算机可读取的存储介质，存储有在计算机上运行的控制程序，其特征在于在运行上述控制程序时，由计算机控制等离子体处理装置，以实施上述的等离子体蚀刻方法。
根据本发明，在基板上或形成在基板上的层间绝缘膜等的膜上形成沟槽时，在第一电极和第二电极的任意电极上施加高频电力，生成等离子体，并且在任意的电极上施加直流电压，所以也由直流电压形成等离子体，由此提高等离子体密度，发挥使蚀刻速率提高的功能。这种情况下，不局限于高频电力，由于等离子体扩散，能够使相对中心部位的等离子体密度提高，在蚀刻气体是电负性气体的情况下，使等离子体密度容易降低的中心部位的蚀刻速率提高，能够进行均匀的蚀刻。
图1是表示实施本发明所使用的等离子体蚀刻装置的一个例子的简要断面图。
图2是表示在图1的等离子体蚀刻装置中连接在第一高频电源上的匹配器的构造的图。
图3是表示在实施本发明一个实施方式中所使用的半导体晶片W上，利用蚀刻形成有局部通道(partial via)的状态的断面图。
图4是表示从图3的形成有局部通道的状态，灰化BARC和光致抗蚀剂膜，成为可以进行沟槽蚀刻的状态的半导体晶片的结构的图。
图5是表示用本实施方式蚀刻层间绝缘膜、形成沟槽的状态的示意图。
图6是表示在使施加的直流电压改变的情况下的氧化膜的蚀刻速率在面内分布的一个例子的图。
图7是表示在使施加的直流电压改变的情况下的氧化膜的蚀刻速率在面内分布的另一个例子的图。
图8是表示实际上在进行沟槽蚀刻后，已测量沟槽深度的半导体晶片上的位置的图。
图9是表示可以用于实施本发明的其他类型的等离子体蚀刻装置的例子的简图。
图10是表示可以用于实施本发明的另外类型的等离子体蚀刻装置的例子的截面图。
图11是表示可以用于实施本发明的其他类型的等离子体蚀刻装置的例子的简图。
图12是表示可以用于实施本发明的其他类型的等离子体蚀刻装置的例子的截面图。
标号说明10…腔体(处理容器)16…基座(下部电极)34…上部电极44…供电棒46、88…匹配器48…第一高频电源50…可变直流电源51…控制器52…导通/断开开关66…处理气体供给源84…排气装置90…第二高频电源
91…GND块101…Si基板102…铜配线层103…蚀刻阻挡膜104…层间绝缘膜105…金属硬掩膜层106…防止反射膜107…光致抗蚀剂膜108…局部通道108’…通道109…沟槽W…半导体晶片(基板)具体实施方式
下面，参照附图对本发明的实施方式进行具体说明。
图1是表示在本发明的实施中所使用的等离子体蚀刻装置的一个例子的简要截面图。
该等离子体蚀刻装置作为电容耦合型平行平板等离子体蚀刻装置而构成，具有例如由表面经阳极氧化处理的铝构成的、大体为圆筒状的腔体(处理容器)10。该腔体10被安全接地。
在腔体10的底部，经由陶瓷等构成的绝缘板12而配置有圆柱状的基座支承台14，在该基座支承台14上，设置有例如由铝构成的基座16。基座16构成下部电极，在其上装载有作为被处理基板的半导体晶片W。
在基座16的上面，设置有由静电力吸附保持半导体晶片W的静电卡盘18。该静电卡盘18具有由一对的绝缘层或绝缘片夹持由导电膜构成的电极20的结构，在电极20上电连接有直流电源22。于是，由来自直流电源22的直流电压所产生的库仑力等静电力，将半导体晶片W吸附保持于静电卡盘18上。
在静电卡盘18(半导体晶片W)的周围、基座16的上面，配置有用于提高蚀刻均匀性的、例如由硅构成的导电性的聚焦环(修正环)24。在基座16与基座支承台14的侧面，设置有例如由石英所构成的圆筒状的内壁部件26。
在基座支承台14的内部，例如沿圆周设置有致冷剂室28。由设置于外部的、未图示的冷却单元，经由管道30a、30b，向该致冷剂室内，循环供给规定温度的致冷剂、例如冷却水，能够由致冷剂的温度控制半导体晶片W的处理温度。
进而，将来自未图示的传热气体供给机构的传热气体、例如氦气(He)，经由气体供给线32而供给到静电卡盘18的上面与半导体晶片W的背面之间。
在作为下部电极的基座16的上方，设置有与基座16相对、平行的上部电极34。这样，上部及下部电极34、16之间的空间就成为等离子体生成空间。上部电极34形成与作为下部电极的基座16上的半导体晶片W相对、与等离子体生成空间相连接的面，即相对面。
该上部电极34经由绝缘性遮蔽部件42，支承于腔体10的上部，包括构成与基座16的相对面且具有多个吐出孔37的电极板36，以及可装拆自由地支承该电极板36、由导电性材料、例如表面经阳极氧化处理后的铝所构成的水冷结构的电极支承体38。电极板36优选是焦耳热少的低电阻导体或半导体，而且，如后面所述，从强化抗蚀剂层的观点出发，优选含有硅的物质。从这一观点，优选电极板36由硅或SiC所构成。在电极支承体38的内部，设置有气体扩散室40，从该气体扩散室40向下方延伸有与气体吐出孔37相连通的多个气体流通孔41。
在电极支承体38上形成有向气体扩散室40导入处理气体的气体导入口62，该气体导入口62上连接有气体供给管64，气体供给管64与处理气体供给源66相连接。在气体供给管64上，从上游侧开始依次设置有质量流量控制器(MFC)68以及开关阀70(也可以由FCN取代MFC)。于是，从处理气体供给源66，将用于蚀刻的处理气体，从气体供给管64供给到气体扩散室40，通过气体流通孔41与气体吐出孔37呈喷雾状地吐出到等离子体生成空间。就是说，上部电极34具有作为供给处理气体用的喷头的功能。
在上部电极34上经由匹配器46及供电棒44而电气连接有第一高频电源48。第一高频电源48输出10MHz以上的高频、例如60MHz的高频电力。匹配器46是使负载阻抗与第一高频电源48的内部(或输出)阻抗相匹配的器件，具有在腔体10内生成等离子体时使第一高频电源48的输出阻抗与负载阻抗在表观上一致的功能。匹配器46的输出端子与供电棒44的上端相连接。
另一方面，在上述上部电极34上，除了第一高频电源48之外，还电气连接有可变直流电源50。可变直流电源50也可以是双极电源。具体地说就是，该可变直流电源50经由上述匹配器46及供电棒44连接于上部电极34上，可以由导通/断开开关52进行供电的导通、断开。可变直流电源50的极性、电流、电压及导通/断开开关52的导通、断开，由控制器51进行控制。
如图2所示，匹配器46具有从第一高频电源48的供电线49分歧设置的第一可变电容器54、以及设置在供电线49的分支点下游侧的第二可变电容器56，由此能够发挥上述功能。而且，在匹配器46内，设置有捕获(trap)来自第一高频电源48的高频(例如60MHz)及来自后述第二高频电源的高频(例如2MHz)的滤波器58，使得能够有效地将直流电压电流(以下简称直流电压)供给到上部电极34。就是说，来自可变直流电源50的直流电流经由滤波器58而连接于供电线49。该滤波器58由线圈59与电容器60所构成，由此捕获来自第一高频电源48的高频及来自后述第二高频电源的高频。
设置有圆筒状接地导体10a，使其从腔体10的侧壁向比上部电极34的高度位置还靠向上方的位置延伸，该圆筒状接地导体10a的顶壁部分通过筒状的绝缘部件44a而与上部供电棒44电气绝缘。
在作为下部电极的基座16上，经由匹配器88而电气连接有第二高频电源90。从该第二高频电源90向下部电极基座16供给高频电力，由此将离子引入半导体晶片W一侧。第二高频电源90输出300kHz～13.56MHz范围内的频率、例如2MHz的高频电力。匹配器88使负载阻抗与第二高频电源90的内部(或输出)阻抗相匹配，具有在腔体10内生成等离子体时使第二高频电源90的内部阻抗与负载阻抗在表观上一致的功能。
在上部电极34上，电气连接有低通滤波器(LPF)92，该低通滤波器用于在使来自第一高频电源48的高频(例如60MHz)不通过的情况下，将来自第二高频电源90的高频(例如2MHz)接地。该低通滤波器(LPF)92优选由LR滤波器或LC滤波器构成，但由于即使只是一根导线也能够对于来自第一高频电源48的高频(例如60MHz)给予充分大的电抗，所以就这样即可。另一方面，在作为下部电极的基座16上，电气连接有用于将来自第一高频电源48的高频(例如60MHz)接地的高通滤波器(HPF)94。
在腔体10的底部设置有排气口80，在该排气口80上经由排气管82而连接有排气装置84。排气装置84具有涡轮分子泵等真空泵，能够将腔体10内减压至所希望的真空度。而且，在腔体10的侧壁上设置有半导体晶片W的搬入搬出口85，该搬入搬出口85可以由闸式阀86而打开或闭合。而且，沿着腔体10的内壁可自由装拆地设置有用于防止在腔体10上附着蚀刻副产物(堆积沉淀物)的堆积沉淀防护体11。就是说，堆积沉淀防护体11构成腔体壁。而且，在内壁部件26的外周也设置有堆积沉淀防护体11。在腔体10底部的腔体壁侧堆积沉淀防护体11与内壁部件26侧的堆积沉淀防护体11之间，设置有排气板83。作为堆积沉淀防护体11与排气板83，优选使用在铝材上覆盖有Y2O3等陶瓷的材料。
在堆积沉淀防护体11的构成腔体内壁的部分与晶片W大体相同高度的部分上，设置有接地、DC连接的导电性部件(GND模块)91，由此能够发挥防止异常放电的效果。
等离子体处理装置的各构成部分与控制部(整体控制装置)95相连接并受其控制。而且，在控制部95上连接有用户接口96，用户接口96包括工序管理者为了管理等离子体处理装置而进行命令的输入操作等的键盘，及能够对等离子体处理装置的工作状况进行可视化显示的显示器等。
再者，控制部95还连接有存储部97，存储部97中存储有用于在控制部95的控制下而实现在等离子体处理装置中实行的各种处理的控制程序，及用于根据处理条件而在等离子体处理装置的各构成部中实行处理的程序、即方案。该方案也可以存储于硬盘或半导体存储器中，也可以是在存储于CDROM、DVD等可移动性的、计算机可读取的存储介质内的状态下，设定于存储部97的规定位置上。
而且，还可以根据需要，根据来自用户接口96的指示等而从存储部97中调出任意的方案，由控制部95实行，由此，在控制部95的控制下实行在等离子体处理装置中的所希望的处理。
接着，对由这样结构的等离子体蚀刻装置所实施的、本发明的一个实施方式涉及的等离子体蚀刻方法加以说明。
这里，作为被处理体的半导体晶片W，如图3所示，在Si基板101上，依次形成铜配线层102、蚀刻阻挡膜103、层间绝缘膜104、沟槽蚀刻用形成有图案的金属硬掩膜层105、反射防止膜(BARC)106和光致抗蚀剂膜107，把光致抗蚀剂膜107作为蚀刻掩膜，蚀刻到BARC106和层间绝缘膜104的中途，形成局部通道108。然后从图3的状态蚀刻除去光致抗蚀剂膜107和BARC106，成为图4的状态，把金属硬掩膜层105作为蚀刻掩膜，进行沟槽的蚀刻。也就是，表示用所谓的双镶嵌法共同形成通道和沟槽。
蚀刻阻挡膜103用SiCN等的SiC类材料构成，它的厚度为20～100nm左右。此外，作为本实施方式的沟槽蚀刻对象的层间绝缘膜104，可以使用SiCO类膜等的Low-k膜。当然也可以由SiO2等一直使用的材料构成。层间绝缘膜104的厚度为250～340nm左右。作为构成金属硬掩膜层105的材料例如有TiN，它的厚度为15～45nm左右。防止反射膜(BARC)106主要是有机类，厚度为20～100nm左右。作为光致抗蚀剂膜107例示了ArF抗蚀剂，厚度为100～400nm左右。
在沟槽的蚀刻中，首先，使闸阀86为打开状态，将具有上述结构的半导体晶片W经由搬入搬出口85搬入腔体10内，载置于基座16上。然后，从处理气体供给源66以规定的流量将用于对层间绝缘膜104进行蚀刻的处理气体供给到气体扩散室40，经由气体流通孔41及气体吐出孔37供给到腔体10内，同时由排气装置84对腔体10进行排气，将其中的压力设置为例如2.7～40Pa的范围内的设定值。并且，使基座温度为20～50℃左右、例如40℃，使晶片温度为20～100℃左右，例如60℃左右。
作为用于对由Low-k膜构成的层间绝缘膜104进行蚀刻的处理气体，能够采用在现有技术中使用的各种气体，例如、能够例举出含有碳氟化合物气体(CXFY)的气体。典型的是使用单独的CF4气体，或在其中添加有Ar气体、He气体等的气体，此外，也可以使用在C4F8气体或C5F8气体中添加有Ar气体、O2气体的气体。
在这样将蚀刻气体导入腔体10内的状态下，从第一高频电源48以规定的功率向上部电极34施加等离子体生成用高频电力，同时由第二高频电源90以规定的功率向作为下部电极的基座16施加离子引入用高频电力。然后，从可变直流电源50向上部电极34施加规定的直流电压。再者，从静电卡盘18用的直流电源22向静电卡盘18的电极20施加直流电压，将半导体晶片W固定于基座16上。
从形成在上部电极34的电极板36上的气体吐出孔37所喷出的处理气体，在由高频电力产生的、上部电极34与作为下部电极的基座16之间的辉光放电中等离子体化，通过由该等离子体所产生的自由基或离子，以金属硬掩膜层105作为蚀刻掩摸，在半导体晶片W的层间绝缘膜104上实施沟槽蚀刻。
此时，由于对上部电极34供给高频率区域(例如10MHz以上)的高频电力，所以能够以所希望的状态使等离子体高密度化，即使是在更低压的条件下，也能够形成高密度的等离子体。此外，在这样形成等离子体时，由于从可变直流电源50把规定极性和大小的直流电压施加在上部电极34上，所以能够控制等离子体蚀刻速率。由此，能够面内均匀性良好地进行沟槽蚀刻。
如图5所示，通过这样的蚀刻，在层间绝缘膜104上形成沟槽109，与此同时，局部通道108的部分也被蚀刻，形成达到蚀刻阻挡膜103的通路108’。
此后，以规定的条件对蚀刻阻挡膜103进行蚀刻，使通道108’贯通。然后按照常规的方法，在通道108’和沟槽109中埋入铜等的金属。
下面，对这样施加直流电压的蚀刻速率的控制进行说明。
通过在上部电极34上施加直流电压，由于不仅通过施加高频电力，也通过所施加的直流电压形成等离子体，所以由此可以提高等离子体密度，发挥提高蚀刻速率的功能。这是因为，一旦在上部电极34上施加负的直流电压，电子就难以进入上部电极，能够抑制电子消失，并且一旦离子被加速进入上部电极，电子能够从电极中出来，该电子由等离子体电位和施加电压值的差，被加速到高速，使中性气体电离(等离子体化)，所以电子密度(等离子体密度)增加。
此外，在形成有等离子体的情况下，一旦从可变直流电源50把直流电压施加在上部电极34上，由于等离子体扩散，能够使靠近中心部的等离子体密度增加。特别是在腔体10内的压力比较高而且使用的蚀刻气体为电负性气体的情况下，虽然腔体10内中心部的等离子体密度具有强烈的降低倾向，但是通过这样把直流电压施加在上部电极34上，可以使中心部的等离子体密度增加，通过控制此直流电压的电压值，控制蚀刻速率，能够进行均匀的蚀刻。
特别是在进行这样的沟槽蚀刻的情况下，尽管其深度的面内均匀性非常重要，但在其性质方面，设置蚀刻阻挡膜等并不能控制其深度，而又要求蚀刻处理本身有非常高的面内均匀性，但是，通过这样控制施加的直流电压，能够得到所希望的蚀刻均匀性。
为了有效地发挥这样的作用，优选的是施加在上部电极34上的直流电压为-400～-1500V。
在进行本实施方式的等离子体蚀刻方法时，对于最初测试用的半导体晶片，用图1的等离子体蚀刻装置在规定的条件下进行沟槽蚀刻后，把半导体晶片从等离子体蚀刻装置中取出，用检查装置进行检查，预先求出对层间绝缘膜进行蚀刻形成沟槽时能够获得蚀刻均匀性的直流电压值，此时，如果把所掌握的直流电压值施加在上部电极上并进行蚀刻，则能够迅速地以适合的条件进行蚀刻处理。作为这样的测试用的晶片，也能够使用一批的最初一块或两块以上的晶片。
下面对实际确认本发明方法的效果的结果进行说明。首先在硅基板上形成SiO2膜，进行它的全面蚀刻(blanket etching)。此时的蚀刻条件如下。
压力13.3Pa(100mTorr)RF功率(上部60MHz/下部2MHz)300/300W直流电压-500V、-600V、-650V处理气体C4F8气体30mL/min(sccm)CF4气体40mL/min(sccm)N2气体90mL/min(sccm)
Ar气体750mL/min(sccm)O2气体5mL/min(sccm)时间60sec温度基座60℃晶片50℃图6表示蚀刻后从残膜量求出的蚀刻速率的分布的结果。也就是，在直流电压为-500V的情况下，仍然具有边缘部分的蚀刻速率比中心高的倾向，而在-600V时蚀刻速率在面内几乎是均匀的，相反一旦变成-650V，则出现中心的蚀刻速率高的倾向。由此就可以确认，向上部电极施加直流电压，通过控制此电压，能够控制蚀刻速率，进行均匀的蚀刻。于是，从图6可以看出，直流电压为-600V时，蚀刻速率的均匀性良好。此外，实际上，蚀刻的均匀性也与蚀刻对象膜的厚度分布有关，所以蚀刻速率均匀的条件未必是能够进行均匀蚀刻的条件。
下面，改变条件，进行全面蚀刻。此时的条件如下所示。
压力8.0Pa(60mTorr)RF功率(上部60MHz/下部2MHz)300/150W直流电压-500V、-600V、-700V处理气体C4F8气体10mL/min(sccm)CF4气体112mL/min(sccm)Ar气体150mL/min(sccm)O2气体6mL/min(sccm)时间60sec温度基座60℃晶片40℃图7表示蚀刻后从残膜量求出的蚀刻速率的分布的结果，显示出与图6相同的倾向。也就是，在直流电压为-500V的情况下，具有边缘部分的蚀刻速率比中心高的倾向，而在-600V时中心的蚀刻速率增加，均匀性良好，相反一旦变成-700V，则成为中心的蚀刻速率高的倾向。这样就可以确认即使改变条件也显示出同样的倾向。
然后，实际上，如图3所示，以光致抗蚀剂膜107作为蚀刻掩膜，进行BARC106和层间绝缘膜104的蚀刻，形成局部通道108后，灰化除去BARC106和光致抗蚀剂膜107，成为图4的状态，进行沟槽蚀刻。条件如下。
压力13.3Pa(100mTorr)RF功率(上部60MHz/下部2MHz)300/300W直流电压-500V处理气体C4F8气体30mL/min(sccm)CF4气体40mL/min(sccm)N2气体90mL/min(sccm)Ar气体750mL/min(sccm)O2气体5mL/min(sccm)时间100sec温度基座40℃晶片60℃蚀刻后，对半导体晶片的图8所示的9个点，从扫描电子显微镜(SEM)照片求出了沟槽的深度。其结果，各点的沟槽深度如下。
No.1272nmNo.2264nmNo.3264nmNo.4272nmNo.5276nmNo.6272nmNo.7256nmNo.8274nmNo.9266nm这样，沟槽蚀刻的深度波动范围(range)为20nm，在现有技术中为70～90nm，有明显改善。
根据如上所述可以确认，用等离子体蚀刻在半导体晶片上形成沟槽时，向上部电极34施加直流电压，通过控制其电压值，能够使蚀刻速率在面内均匀，能够提高沟槽的蚀刻深度的面内均匀性。
此外，本发明不限定于上述实施方式，可以有各种变化的形式。例如在上述实施方式中，表示了双镶嵌结构的例子，但是，即使是通常的镶嵌结构也可以实现。此外，表示了在层间绝缘膜上形成有沟槽的情况，但不限于层间绝缘膜，也可以适用于在其他膜上形成沟槽的情况。此外，不限于在基板上的膜上形成沟槽的情况，也可以用于在基板本身上形成沟槽的情况。
此外，本发明所适用的装置也不限定于图1的装置，能够使用以下所示的各种装置。例如，如图9所示，也能够适用下部双频率施加型的等离子体蚀刻装置，该装置从第一高频电源48′向作为下部电极的基座16施加等离子体生成用的、例如60MHz的高频电力，同时从第二高频电源90′施加离子引入用的、例如2MHz的高频电力。如图所示，通过在上部电极234上连接可变直流电源166，并向其施加规定的直流电压，能够取得与上述实施方式同样的效果。
而且，在这种情况下，也可以如图10所示，将直流电源168连接于作为下部电极的基座16上，向基座16施加直流电压。
进而，还能够使用以下类型的等离子体蚀刻装置，如图11所示，将上部电极234′经由腔体10而接地，在作为下部电极的基座16上连接高频电源170，从该高频电源170施加等离子体形成用的例如13.56MHz的高频电力的等离子体蚀刻装置，在这种情况下，如图所示，通过在作为下部电极的基座16上连接可变直流电源172，并施加规定的直流电压，能够取得与上述实施方式同样的效果。
进而，如图12所示，与图11一样，将上部电极234′经由腔体10而接地，在作为下部电极的基座16上连接高频电源170，从该高频电源170施加等离子体形成用的高频电力的类型的蚀刻装置，在该蚀刻装置中，也可以将可变直流电源174施加在上部电极234′上。
权利要求
1.一种等离子体蚀刻方法，用于在基板或形成在基板上的膜上形成沟槽，其特征在于，包括将需要形成沟槽的基板配置在上下相对设置有第一电极和第二电极的处理容器内的工序；将蚀刻用的处理气体导入所述处理容器内的工序；向所述第一电极和第二电极的任意电极上施加高频电力、生成等离子体的工序；以及向所述任意电极上施加直流电压的工序。
2.根据权利要求1所述的等离子体蚀刻方法，其特征在于所述直流电压为-400～-1500V的范围。
3.根据权利要求1所述的等离子体蚀刻方法，其特征在于所述沟槽形成在层间绝缘膜上，所述层间绝缘膜形成于基板上。
4.根据权利要求2所述的等离子体蚀刻方法，其特征在于所述沟槽形成在层间绝缘膜上，所述层间绝缘膜形成于基板上。
5.根据权利要求3所述的等离子体蚀刻方法，其特征在于在将通道形成在所述层间绝缘膜上之后，形成所述沟槽。
6.根据权利要求4所述的等离子体蚀刻方法，其特征在于在将通道形成在所述层间绝缘膜上之后，形成所述沟槽。
7.根据权利要求1所述的等离子体蚀刻方法，其特征在于对于测试用的被处理体，预先求得能够得到所希望的蚀刻的面内均匀性的直流电压值，将此时的直流电压值施加于所述任意的电极上，实施施加所述规定直流电压的工序。
8.根据权利要求2所述的等离子体蚀刻方法，其特征在于对于测试用的被处理体，预先求得能够得到所希望的蚀刻的面内均匀性的直流电压值，将此时的直流电压值施加于所述任意的电极上，实施施加所述规定直流电压的工序。
9.根据权利要求1所述的等离子体蚀刻方法，其特征在于所述第一电极是上部电极，所述第二电极是载置被处理体的下部电极，将用于生成所述等离子体的高频电力及所述直流电压施加于所述第一电极上。
10.根据权利要求2所述的等离子体蚀刻方法，其特征在于所述第一电极是上部电极，所述第二电极是载置被处理体的下部电极，将用于生成所述等离子体的高频电力及所述直流电压施加于所述第一电极上。
11.根据权利要求7所述的等离子体蚀刻方法，其特征在于所述第一电极是上部电极，所述第二电极是载置被处理体的下部电极，将用于生成所述等离子体的高频电力及所述直流电压施加于所述第一电极上。
12.根据权利要求8所述的等离子体蚀刻方法，其特征在于所述第一电极是上部电极，所述第二电极是载置被处理体的下部电极，将用于生成所述等离子体的高频电力及所述直流电压施加于所述第一电极上。
13.根据权利要求9所述的等离子体蚀刻方法，其特征在于向所述第二电极施加离子引入用的高频电力。
14.根据权利要求10所述的等离子体蚀刻方法，其特征在于向所述第二电极施加离子引入用的高频电力。
15.根据权利要求11所述的等离子体蚀刻方法，其特征在于向所述第二电极施加离子引入用的高频电力。
16.根据权利要求12所述的等离子体蚀刻方法，其特征在于向所述第二电极施加离子引入用的高频电力。
17.一种计算机可读取的存储介质，存储有在计算机上运行的控制程序，其特征在于在运行所述控制程序时，由计算机控制等离子体处理装置，以实施权利要求1～16中任一项所述的等离子体蚀刻方法。
全文摘要
本发明提供一种不局限于高频电力、能够直接在基板或形成在基板上的膜上面内均匀性良好地进行沟槽蚀刻的等离子体蚀刻方法。用于在基板或形成在基板上的层间绝缘膜等的膜上形成沟槽，将需要形成沟槽的基板配置在上下相对设置有第一电极和第二电极的处理容器内，将蚀刻用的处理气体导入处理容器内，向第一电极和第二电极的任意一个上施加高频电力、生成等离子体，向任一电极上施加直流电压，通过等离子体蚀刻形成沟槽。
文档编号H01J37/32GK101038861SQ200710088380
公开日2007年9月19日 申请日期2007年3月16日 优先权日2006年3月16日
发明者吉田亮一 申请人:东京毅力科创株式会社