标准单元、半导体器件以及标准单元的布局和布线方法

专利名称：标准单元、半导体器件以及标准单元的布局和布线方法
技术领域：
本发明涉及标准单元、具有标准单元的半导体器件以及用于对标准单元进行布局和布线的方法。
背景技术：
例如SOC(片上系统)的半导体器件是使用标准单元来设计的。以下专利文献1 到专利文献7的每一个都公开了用于减小使用标准单元设计的半导体器件中芯片的面积的技术。日本未审专利公开No. 2001-15602(专利文献1)公开了一种标准单元，该标准单元包括由P型扩散层形成的VDD端子、由η型扩散层形成的VSS端子以及由金属层形成的输入端子和输出端子，扩散层和金属层通过接触孔耦合在一起。日本未审专利公开No. 2001-189427(专利文献2)公开了一种标准单元，其中GND 线布置在第一金属层中以及VDD干线(trunk)布置在第二金属层中。日本未审专利公开No. 2005-236107(专利文献3)公开了一种标准单元，该标准单元包括布置在电路上方的基本电源金属层、形成在该基本电源金属层下方的电路板上的晶体管元件层以及用于将电源电压从基本电源金属层提供到晶体管元件层的内部布线层。日本未审专利公开No. Hei 8 (1996)-222640 (专利文献4)公开了一种标准单元， 该标准单元包括提供在η型衬底的上侧并且耦合到用于电源的导体的η型高密度区域以及提供在P型阱的下侧并且耦合到用于接地的导体的P型高密度区域，在单元的行方向上，该 η型高密度区域和该ρ型高密度区域在该标准单元与邻近该标准单元的标准单元之间相互连续。日本未审专利公开No. 2008-4790(专利文献5)公开了一种标准单元，该标准单元包括提供在VDD干线与GNG干线之间的有源区域、形成在有源区域中的多个晶体管以及从该有源区域一直延伸到VDD干线与GNG干线下方的耦合部分，该耦合部分分别耦合到VDD 干线和GNG干线。日本未审专利公开No. Hei7 (1995) 449747(专利文献6)公开了一种标准单元，其中在沟道宽度方向上在漏电极区域与地电极区域之间安排η型沟道晶体管和P型沟道晶体管。日本未审专利公开No. 2009-158728(专利文献7)公开了一种标准单元，该标准单元包括半导体衬底、形成在该半导体衬底的表面上的接触区域、形成在该半导体衬底上的层间介电膜、形成在该层间介电膜之内并且线性地一直延伸到接触区域的开口沟槽以及埋在该开口沟槽之内并且电耦合到接触区域的导电层。

发明内容
本发明的目的是提供能够使得芯片的面积更小的标准单元、具有标准单元的半导体器件以及用于对标准单元进行布局和布线的方法。根据本发明的半导体器件包括形成在半导体衬底的表面之上的第一标准单元和第二标准单元。第一标准单元包括形成在半导体衬底的表面之上的带状第一杂质扩散区域、形成在半导体衬底的表面之上并且与该第一杂质扩散区域相对的第一功能器件区域以及布置在半导体衬底的表面上方的第一金属层，该第一金属层包括在第一杂质扩散区域上方延伸并且沿着该第一掺杂扩散杂质扩散区域延伸的第一干线部分和从该第一干线部分朝着第一功能器件区域的上方延伸的第一延伸部分。第二标准单元包括形成在半导体衬底的表面之上并且与第一杂质扩散区域连续的带状第二杂质扩散区域、形成在半导体衬底的表面之上并且与该第二杂质扩散区域相对的第二功能器件区域以及用于耦合的杂质扩散区域，该用于耦合的杂质扩散区域形成在半导体衬底的表面之上的第二杂质扩散区域与第二功能器件区域之间以将第二杂质扩散区域与第二功能器件区域相互电耦合。第一金属层和第二功能器件区域通过第一干线部分、第一杂质扩散区域、第二杂质扩散区域并且进一步通过用于耦合的杂质扩散区域而电耦合在一起。根据本发明的标准单元包括形成在半导体衬底的表面之上的第一标准单元和第二标准单元。第一标准单元包括形成在半导体衬底的表面之上的第一功能器件区域、形成在半导体衬底的表面之上并且布置成夹在第一功能器件区域的两侧地相互相对的带状第一杂质扩散区域以及布置在半导体衬底的表面上方的金属层，这些金属层的每一个都包括干线部分和延伸部分，金属层的干线部分分别在第一杂质扩散区域上方延伸并且沿着该第一杂质扩散区域延伸，金属层的延伸部分朝着第一功能器件区域的上方延伸。第二标准单元包括形成在半导体衬底的表面之上的第二功能器件区域；形成在半导体衬底的表面之上并且布置成夹在第二功能器件区域的两侧地相互相对的带状第二杂质扩散区域，第二掺杂扩散区域分别与第一掺杂扩散区域连续；以及形成在半导体衬底的表面之上的用于分别耦合在第二杂质扩散区域与第二功能器件区域之间的用于耦合的杂质扩散区域。金属层和第二功能器件区域通过干线部分、第一杂质扩散区域、第二杂质扩散区域以及用于耦合的杂质扩散区域相互电耦合在一起。根据本发明的用于对标准单元进行布局和布线的方法是一种对在以上描述的半导体器件中使用的标准单元或者对以上描述的标准单元进行布局和布线的方法，该方法包括以下步骤提供单元库，其中存储有关于第二标准单元的图形信息；将预定的电路耦合信息输入到布局和布线系统；以及允许布局和布线系统从单元库读出关于除了第二标准单元以外的预定标准单元的图形信息并且对关于标准单元的图形信息进行布局使得与电路耦合信息对应。另外，根据本发明的用于对标准单元进行布局和布线的方法包括以下步骤检测布线拥挤区域的出现，其中在布线拥挤区域中耦合在标准单元之间的布线线路的密度超过预定值；以及允许布局和布线系统从单元库读出关于第二标准单元的图形信息并且用第二标准单元替换包括在布线拥挤区域中的标准单元。根据本发明可以提供能够使得芯片的面积更小的标准单元、具有标准单元的半导体器件以及用于对标准单元进行布局和布线的方法。


图1是示出根据本发明的第一实施方式的半导体器件的整体配置的平面图；图2是由图1中的线II包围的区域的放大的平面图；图3是示出在第一实施方式的半导体器件中的多个标准单元的一部分的平面图；图4是在图3中的箭头IV-IV的方向上看到的截面图；图5是在图3中的箭头V-V的方向上看到的截面图；图6是在图3中的箭头VI的方向上看到的标准单元的透视图；图7是示出在第一实施方式的另一个配置中的多个标准单元的一部分的平面图；图8是示出在本发明的第二实施方式中的多个标准单元的一部分的平面图；图9是示出在本发明的第三实施方式中的多个标准单元的一部分的平面图；图10是示意性地示出根据本发明的第四实施方式的布局和布线方法的配置的示意图；图11是示出在第四实施方式中的布局和布线方法的组成步骤的示意图；图12是示出在第四实施方式中的步骤ST4的完成状态的示例的平面图；图13是示出在第四实施方式中的步骤ST7的完成状态的示例的平面图；以及图14是示出在第四实施方式中的步骤ST4A的完成状态的示例的平面图。
具体实施例方式以下将参照附图描述根据本发明的实施方式的标准单元、具有标准单元的半导体器件以及用于对标准单元进行布局和布线的方法。在对实施方式的以下描述中，当涉及例如元件的数目或者数量时，除非另有说明，否则本发明的范围不总是限于所涉及的元件的数目或者数量，另外，相同或者等同的部分由相同的附图标记来标识，并且可以省略对它们的重复的解释。[第一实施方式半导体器件SDl]将参照图1到图6描述根据本发明的第一实施方式的半导体器件SD1。图1是示出半导体器件SDl的整体配置的平面图。参照图1，在半导体器件SDl的表面上提供有随机存取存储器(RAM)、只读存储器(ROM)、AN0L0G、LOGIC (以下称作逻辑电路区域LCR)以及输入/输出区域I/O。图2是由图1中的线II包围的区域的放大的平面图，示出在半导体器件SDl中的逻辑电路区域LCR。参照图2，逻辑电路区域LCR包括标准单元区域CELR、安置在标准单元区域CELR周围的输入/输出区域I/O以及用于来自外部的输入和到外部的输出的焊盘(未示出)。在半导体衬底SS的表面上限定标准单元区域CELR。在标准单元区域CELR中，标
6准单元SC形成在半导体衬底SS的表面上。标准单元SC通常安排为矩阵形状。(标准单元SC)图3是示出标准单元SCl (第一标准单元)和标准单元SC2 (第二标准单元)的平面图。图4是在图3中的箭头IV-IV的方向上看到的截面图。图5是在图3中的箭头V-V 的方向上看到的截面图。图6是在图3中的箭头VI的方向上看到的标准单元SCl和标准单元SC2的透视图。参照图3，半导体器件SDl包括标准单元SCl和标准单元SC2。标准单元SCl和标准单元SC2是多个标准单元SC的一部分。作为示例，标准单元SCl和标准单元SC2的每一个都具有CMOS(互补金属氧化物半导体)结构。(标准单元SCl)标准单元SCl包括半导体衬底SS、η型阱区域Wn、ρ型阱区域Wp、带状η.型扩散区域Anll (第一杂质扩散区域)、带状ρ+型扩散区域Αρ12、绝缘层ILl到IL3 (参见图4)、 功能器件区域FEl (第一功能器件区域)、金属层ΜΤ1、金属层ΜΤ2、金属层MTll (第一金属层)、金属层ΜΤ12以及多个导电层CL。参照图5，ρ型阱区域Wp形成在半导体衬底SS上使得包括同一衬底的表面。η型阱区域Wn选择性地形成在ρ型阱区域Wp的表面上。再次参照图3，标准单元SCl配置为当在平面图中观看时的矩形形状，并且标准单元SCl具有相互相对的外边缘EEll和外边缘ΕΕ12。外边缘EEll和外边缘ΕΕ12在标准单元SCl和标准单元SC2的安排方向(图3中的左右方向)上延伸。标准单元SC 1还具有外边缘，这些外边缘与外边缘EEll和外边缘ΕΕ12连续，在图3中的竖直方向上延伸并且相互面对。所考虑的外边缘在与标准单元SCl和标准单元SC2的安排方向(图3中的左右方向)垂直的方向上延伸。η+型扩散区域Anll沿着外边缘EEll形成在η型阱区域Wn的表面上(参见图5)。 P+型扩散区域Αρ12沿着外边缘ΕΕ12形成在P型阱区域Wp的表面上。硅化物层SL3 (参见图5)形成在扩散区域Anll和扩散区域Αρ12的每一个的表面上。硅化物层SL3在图3和图6中未示出。(功能器件区域FEl)功能器件区域FEl形成在半导体衬底SS的表面上并且安置在η+型扩散区域Anll 与P+型扩散区域Αρ12之间。功能器件区域FEl与η+型扩散层Anll间隔地相互相对。另外，功能器件区域FEl与ρ+型扩散层Αρ12间隔地相互相对。功能器件区域FEl包括η沟道MOS型晶体管NTl以及ρ沟道MOS型晶体管PTl。 晶体管NTl形成在ρ型阱区域Wp的表面上，而晶体管PTl形成在η型阱区域Wn的表面上。绝缘层ILl形成在半导体衬底SS的表面上。绝缘层ILl例如是浅沟槽隔离(STI)。 晶体管NTl和ρ+型扩散区域Αρ12通过绝缘层ILl相互隔离。晶体管PTl和η+型扩散区域 Anll也通过绝缘层ILl相互隔离。参照图4，晶体管NTl包括ρ型阱区域Wp、n型源漏区域SDRl和η型源漏区域SDR2、 η型扩展区域ΕΤ、栅电极层GW、栅绝缘层IL4、侧墙SW以及硅化物层SL 1和硅化物层SL2。 图3和图6中未示出侧墙SW以及硅化物层SLl和硅化物层SL2。源漏区域SDRl和源漏区域SDR2形成在ρ型阱区域Wp的表面上并且间隔地相互相对。扩展区域ET形成在源漏区域SDRl和源漏区域SDR2之间的区域(此后称作沟道区域)中。一个扩展区域ET与源漏区域SDRl重叠，而另一个扩展区域ET与源漏区域SDR2 重叠。扩展区域ET延伸使得分别包括在以下将会描述的侧墙SW下方的部分。栅绝缘层IL4形成在沟道区域的表面上。栅电极层GW形成在栅绝缘层IL4的表面上。硅化物层SL2形成在栅电极层GW的表面上。侧墙SW分别形成在栅电极层GW的两个侧表面上。除了导电类型不同之外，晶体管NTl和PTl配置大致相同。至于晶体管NTl和晶体管PTl的每一个中的沟道区域的宽度、长度和深度，晶体管NTl和晶体管PTl两者可以是相同或者不同，这依赖于各自的规格。栅电极层GW、栅绝缘层IL4、侧墙SW以及硅化物层SL2 用作两个晶体管NTl和PTl的公共组成。参照图4，绝缘层ILl形成在半导体衬底SS的表面上。源漏区域SDRl和源漏区域 SDR2(硅化物层SLl)的表面以及栅电极层GW的表面暴露于绝缘层ILl的表面(朝向以下将要描述的绝缘层IL2)。形成绝缘层IL2使得覆盖源漏区域SDRl和源漏区域SDR2的表面以及栅电极层GW 的表面。以下将要描述的绝缘层IL2和绝缘层IL3在图3和图6中未示出。在绝缘层IL2中形成从绝缘层IL2的表面一直延伸到源漏区域SDRl和源漏区域 SDR2(硅化物层SLl)的表面的多个接触孔。导电层CL分别形成在接触孔内。在绝缘层IL2中也形成从绝缘层IL2的表面一直延伸到栅电极层GW(硅化物层 SL2)的表面的接触孔(参见图3)。也在这个接触孔内形成导电层CL。形成绝缘层IL3使得覆盖绝缘层IL2和导电层CL的表面。在绝缘层IL3中形成多个布线沟槽。在每个布线沟槽内部的部分中暴露每个导电层CL的表面。布线沟槽的平面形状与以下将要描述的金属层MT1、MT2、MT11以及金属层MT12 (参见图3)的形状对应。参照图5，η+型扩散区域Anll (硅化物层SL3)的表面和ρ+型扩散区域Apl2 (硅化物层SU)的表面也暴露于绝缘层ILl的表面(朝向绝缘层IU)。形成绝缘层IL2使得覆盖扩散区域Anll和扩散区域Αρ12的表面。在绝缘层IL2中形成从绝缘层IL2的表面一直延伸到扩散区域Anll和扩散区域 Αρ12(硅化物层SU)的表面的多个接触孔。导电层CL形成在这些接触孔内。形成绝缘层IL3使得覆盖绝缘层IL2的表面以及这些导电层CL的表面。在绝缘层IL3中形成多个布线沟槽。在每个布线沟槽内部的部分中暴露每个导电层CL的表面。布线沟槽的平面形状与以下将要描述的金属层MTl和ΜΤ2 (参见图3)的形状对应。(金属层 ΜΤ1、ΜΤ2、ΜΤ11 以及 ΜΤ12)参照图3和图6，金属层ΜΤ1、ΜΤ2、ΜΤ11以及ΜΤ12分别形成在布线沟槽之内，并且这些金属层安置在半导体衬底SS的表面上方(与绝缘层IL3在同一水平面上)。布置金属层MTl使得跨越在晶体管PTl的源漏区域SDRl上方的部分和在晶体管 NTl的源漏区域SDRl上方的部分。金属层MTl通过形成在源漏区域SDRl表面上的导电层 CL将晶体管PTl的源漏区域SDRl和晶体管NTl的源漏区域SDRl相互电耦合。布置金属层ΜΤ2使得包括栅电极层GW上方的部分。金属层ΜΤ2通过形成在栅电极层GW的表面上方的导电层CL而电耦合到栅电极层GW。金属层ΜΤ2与信号线对应。
金属层MTll具有干线部分TPll (第一干线部分)和延伸部分EPll (第一延伸部分)。干线部分TPl 1在η.型扩散区域Anl 1上方延伸并且沿着该η.型扩散区域Anl 1延伸。 延伸部分EPll从干线部分TPll朝着晶体管PTl的源漏区域SDR2的上方延伸。金属层MTll通过形成在这些区域Anll和SDR2的表面上的导电层CL将η+型扩散区域Anll和晶体管PTl的源漏区域SDR2相互电耦合。金属层MTll与电源线对应。VDD电势可以通过金属层MTll而施加到晶体管PTl的源漏区域SDR2。η+型扩散区域Anll的电势可以通过金属层MTll而固定。金属层ΜΤ12具有干线部分ΤΡ12和延伸部分ΕΡ12。干线部分ΤΡ12在ρ+型扩散区域Αρ12上方延伸并且沿着该ρ+型扩散区域Αρ12延伸。延伸部分ΕΡ12从干线部分ΤΡ12朝着晶体管NTl的源漏区域SDR2的上方延伸。金属层ΜΤ12通过形成在这些区域Αρ12与区域SDR2的表面上的导电层CL将ρ+型扩散区域Αρ12和晶体管NTl的源漏区域SDR2相互电耦合。金属层ΜΤ12与电源线对应。GND电势可以通过金属层ΜΤ12而施加到晶体管NTl的源漏区域SDR2。ρ+型扩散区域Αρ12的电势可以通过金属层ΜΤ12而固定。(标准单元SC2)主要参照图3，标准单元SC2包括半导体衬底SS、n型阱区域Wrup型阱区域Wp、带状n+型扩散区域An21 (第二杂质扩散区域)、带状P+型扩散区域Ap22、绝缘层ILl到IL3 (参见图4)、功能器件区域FE2 (第二功能器件区域)、n+型扩散区域CR21 (用于耦合的杂质扩散区域)、P+型扩散区域CR22、金属层MT1、金属层MT2以及多个导电层CL。正如在标准单元SCl中的情况那样，形成ρ型阱区域Wp使得包括半导体衬底SS 的表面。η型阱区域Wn选择性地形成在ρ型阱区域Wp的表面上。标准单元SC2形成为平面图中的矩形形状。标准单元SC2在标准单元SCl的干线部分TPll和干线部分ΤΡ12的延伸方向上邻近于标准单元SC1。标准单元SC2具有相互相对的外边缘ΕΕ21和外边缘ΕΕ22。外边缘ΕΕ21和外边缘ΕΕ22在标准单元SCl和标准单元 SC2的安排方向(图3中的左右方向)上延伸。标准单元SC2还具有外边缘，这些外边缘与外边缘ΕΕ21和外边缘ΕΕ22连续，在图3中的竖直方向上延伸并且相互面对。所考虑的外边缘在与标准单元SCl和标准单元SC2的安排方向(图3中的左右方向)垂直的方向上延伸。η+型扩散区域Αη21沿着外边缘ΕΕ21形成在η型阱区域Wn的表面上。η+型扩散区域Αη21与标准单元SCl中的η+型扩散区域Anll连续，并且η+型扩散区域Αη21电耦合到η+型扩散区域Anil。p+型扩散区域Ap22沿着外边缘EE22形成在ρ型阱区域Wp的表面上。P+型扩散区域Αρ22与标准单元SCl中的ρ+型扩散区域Αρ12连续，并且ρ+型扩散区域Αρ22电耦合到P+型扩散区域Ap 12。正如在扩散区域Anll和扩散区域Αρ12中的情况那样，分别在扩散区域Αη21和扩散区域Αρ22的表面上形成硅化物层(未示出)。(功能器件区域FE2)功能器件区域FE2形成在半导体衬底SS的表面上并且安置在η.型扩散区域Αη21 与P+型扩散区域Αρ22之间。功能器件区域FE2与η+型扩散区域Αη21间隔地相互相对。功能器件区域FE2与ρ+型扩散区域Ap22也间隔地相互面对。功能器件区域FE2包括η沟道MOS型晶体管ΝΤ2以及ρ沟道MOS型晶体管ΡΤ2。 晶体管ΝΤ2配置为与标准单元SCl中的晶体管NTl大致相同。晶体管ΡΤ2配置成与标准单元SCl中的晶体管PTl几乎相同。至于在每个晶体管ΝΤ1、ΝΤ2、ΡΤ1和晶体管ΡΤ2中的沟道区域的宽度、长度和深度，这些晶体管可以是相同或者不同，这依赖于晶体管的规格。η+型扩散区域CR21形成在半导体衬底SS的表面上并且安置在η+型扩散区域Αη21 与晶体管ΡΤ2之间。η+型扩散区域CR21将η+型扩散区域Αη21与源漏区域SDR2相互电耦合。优选地，在η+型扩散区域CR21的表面上形成硅化物层(未示出)。除了在其中形成η+ 型扩散区域CR21的区域之外，η+型扩散区域Αη21和晶体管ΡΤ2通过绝缘层ILl相互隔离。ρ+型扩散区域CR22形成在半导体衬底SS的表面上并且安置在P+型扩散区域Αρ22 与晶体管ΝΤ2之间。ρ+型扩散区域CR22将ρ+型扩散区域Αρ22与晶体管ΝΤ2的源漏区域 SDR2相互电耦合。优选地，在ρ+型扩散区域CR22的表面上形成硅化物层(未示出)。除了在其中形成P+型扩散区域CR22的区域之外，ρ+型扩散区域Αρ22和晶体管ΝΤ2通过绝缘层ILl相互隔离。参照图4，绝缘层ILl形成在半导体衬底SS的表面上。源漏区域SDRl和源漏区域 SDR2(硅化物层SLl)的表面以及栅电极层GW的表面暴露于绝缘层ILl的表面(朝向以下将要描述的绝缘层IL2)。形成绝缘层IL2使得覆盖绝缘层ILl、源漏区域SDRl和源漏区域SDR2以及栅电极层GW的表面。以下将要描述的绝缘层IL2和绝缘层IL3在图3和图6中未示出。在绝缘层IL2中形成从绝缘层IL2的表面一直延伸到每个源漏区域SDRl (硅化物层SLl)的表面的多个接触孔。导电层CL分别形成在接触孔内。在绝缘层IL2中也形成从绝缘层IL2的表面一直延伸到栅电极层GW(硅化物层 SL2)的表面的接触孔(参见图3)。也在这个接触孔的内部形成导电层CL。形成绝缘层IL3使得覆盖绝缘层IL2的表面以及导电层CL的表面。在绝缘层IL3 中形成多个布线沟槽。在每个布线沟槽内部的部分中暴露每个导电层CL的表面。布线沟槽的平面形状与以下将要描述的金属层MTl和MT2 (参见图3)的形状对应。n+型扩散区域An21 (硅化物层)的表面和P+型扩散区域Ap22 (硅化物层)的表面暴露于绝缘层IL 1的表面(朝向绝缘层IU)。形成绝缘层IL2使得覆盖扩散区域An21 和扩散区域Ap22的表面。形成绝缘层IL3使得覆盖绝缘层IL2的表面。(金属层MTl和金属层MT2)参照图3，金属层MTl和金属层MT2分别形成在布线沟槽内。金属层MTl和金属层 MT2安置在半导体衬底SS的表面上方(与绝缘层IL3在同一水平面上)。布置金属层MTl使得跨越晶体管PT2的源漏区域SDRl以及晶体管NT2的源漏区域SDRl上方的部分。金属层MTl通过形成在源漏区域SDRl的表面上的导电层CL将晶体管PT2的源漏区域SDRl和晶体管NT2的源漏区域SDRl相互电耦合。布置金属层MT2使得包括栅电极层GW上方的部分。金属层MT2通过形成在栅电极层GW的表面上的导电层CL而电耦合到栅电极层GW。金属层MT2与信号线对应。标准单元SCl中的金属层MTll电耦合到标准单元SC2中的晶体管PT2的源漏区域SDR2。涉及的电流路径包括按照以下顺序的金属层MTll的干线部分TP11、形成在金属层MTll的干线部分TPll与η+型扩散区域Anll之间的导电层CL、η+型扩散区域Anil、n+ 型扩散区域An21以及η+型扩散区域CR21。通过该电耦合，VDD电势可以通过金属层MTll而施加到标准单元SC2中的晶体管 ΡΤ2的源漏区域SDR2。标准单元SC2中的η+型扩散区域Αη21的电势可以通过金属层MTll 而固定。由于在每个η+型扩散层Αη21和η+型扩散层CR21的表面上形成了硅化物层，因此使得减小这个电流路径中的电阻值变得可能。同样地，标准单元SCl中的金属层ΜΤ12电耦合到标准单元SC2中的晶体管ΝΤ2的源漏区域SDR2。所涉及的电流路径包括按照以下顺序的金属层ΜΤ12的干线部分ΤΡ12、形成在金属层ΜΤ12的干线部分ΤΡ12与ρ+型扩散层Αρ12之间的导电层CL、p+型扩散层Apl2、 P+型扩散层Ap22以及ρ+型扩散层CR22。通过该电耦合，GND电势可以通过金属层MT12而施加到标准单元SC2中的晶体管 NT2的源漏区域SDR2。标准单元SC2中的P+型扩散区域Ap22的电势可以通过金属层MT12 而固定。由于在每个P+型扩散区域Ap22以及p+型扩散区域CR22的表面上形成了硅化物层，因此使得减小这个电流路径中的电阻值变得可能。(效果)在η.型扩散区域Αη21上方(与绝缘层IL3在同一水平面上)，标准单元SC2不具有用于将VDD电势施加到功能器件区域FE2的金属层(电源线)。换言之，在η+型扩散区域Αη21上方出现了“空白区域”，其中并未形成用于将VDD电势施加到标准单元SC2中的功能器件区域FE2的金属层。另外，在ρ+型扩散区域Αρ22上方(与绝缘层IL3在同一水平面上)也出现了空白区域，其中未形成用于将GND电势施加到功能器件区域FE2的金属层(电源线)。根据该实施方式的半导体器件SD1，通过利用上述的空白区域可以布置提供在其他多个标准单元之间的耦合使得包括该空白区域的金属层(未示出)。利用半导体器件SDl 可以增加用于布置耦合在其他多个标准单元之间的金属层的资源。通过将所考虑的金属层布置在与IL3同一水平面上，所考虑的金属层与金属层MT1、MT2、MTll以及ΜΤ12可以在同一工艺中形成。在此假定标准单元SC2不具有任何空白区域。在扩散区域Αη21和扩散区域Αρ22 的每一个上方布置用于将VDD电势或者GND电势施加到标准单元SC2中的功能器件区域 FE2的金属层。在该情况下，有必要布置用于耦合在其他多个标准单元之间的另一金属层使得旁路所述金属层。在另一旁路金属层的情况中，芯片面积增加。具体地，随着标准单元的当前集成，另一金属层的旁路路线不仅在水平方向扩大了复杂性，而且还在竖直方向上扩大了复杂性，这导致不仅芯片面积增加，而且还使得设计自由度恶化。根据该实施方式的半导体器件SD1，由于布置了用于耦合在其他多个标准单元之间的金属层使得包括前述的空白区域，可以缩短所考虑的金属层的旁路距离(金属层的总长度)。根据半导体器件SD1，通过利用空白区域，可以抑制芯片面积的增加，并且因此可以提供具有更小芯片面积的半导体器件。另外，根据半导体器件SD1，可以增强标准单元的布局的设计自由度，并且因此可以实现标准单元的高度集成。另外，根据半导体器件SDl，通过利用空白区域可以缩短用于耦合在其他多个标准单元之间的金属层的长度。由于用于耦合在其他多个标准单元之间的金属层的电流路径变得更短，因此可以减小所考虑的金属层中的电阻值。根据半导体器件SD1，通过利用空白区域，在其他多个标准单元中形成的晶体管元件可以工作在更高的速度。在半导体器件SDl中，用于将VDD电压施加到晶体管PTl的电流路径包括金属层 MTll (干线部分TP11、延伸部分EP11)以及导电层CL。在另一方面，用于将VDD电势施加到晶体管PT2的电流路径包括金属层MT11、导电层CL、n+型扩散区域Anil、n+型扩散区域 An21以及η+型扩散区域CR21。金属层MTll与晶体管ΡΤ2之间的电阻大于金属层MTll与晶体管PTl之间的电阻。在金属层MTll与晶体管ΡΤ2之间出现的压降大于金属层MTl与晶体管PTl之间的压降。同样地，与金属层ΜΤ12与晶体管NTl之间的电阻相比较，金属层ΜΤ12与晶体管ΝΤ2之间的电阻表现出更大的压降。优选地，标准单元SCl和标准单元SC2的配置和布局以所使用的电压或者电路的配置的规格为基础而确定，使得在标准单元SC2中的压降位于可允许的范围内。[第一实施方式中的另一个配置半导体器件SD1A]参照图3，在以上第一实施方式的半导体器件SDl中，前述的空白区域出现在η+型扩散区域Αη21和ρ+型扩散区域Αρ22的每一个的上方。空白区域可以出现在η+型扩散区域Αη21或者ρ+型扩散区域Αρ22的上方。更具体地，参照图7，空白区域可能只出现在ρ+型扩散区域Αρ22的上方，正如在半导体器件SDlA的标准单元SC2A中的情况那样。在标准单元SC2A中，形成干线部分ΤΡ21 使得将金属层MTll的干线部分TPll朝着η+型扩散区域Αη21的上方延伸。多个导电层CL形成在干线部分ΤΡ21与η+型扩散区域Αη21之间。与在标准单元 SCl中的延伸部分EPll类似，形成延伸部分ΕΡ21使得从干线部分ΤΡ21朝着晶体管ΡΤ2的源漏区域SDR2的上方延伸。多个导电层CL形成在延伸部分ΕΡ21与晶体管ΡΤ2的源漏区域SDR2之间。在标准单元SC2A中，晶体管ΡΤ2和η+型扩散区域Αη21通过绝缘层ILl相互隔离。VDD电压通过干线部分ΤΡ21和延伸部分ΕΡ21施加到晶体管ΡΤ2的源漏区域SDR2。 η+型扩散区域Αη21的电势通过干线部分ΤΡ21和延伸部分ΕΡ21而固定。即使当空白区域只出现在ρ+型扩散区域Αρ22的上方时，通过利用该空白区域，可以布置用于耦合在其他多个标准单元之间的金属层(未示出)使得包括所述空白区域。通过利用空白区域可以抑制芯片面积的增加，并且提供具有更小芯片面积的半导体器件。通过将用于耦合在其他多个标准单元之间的金属层布置在与绝缘层IL3同一水平面上，所述金属层以及金属层ΜΤ1、ΜΤ2、ΜΤ11以及ΜΤ12可以在同一工艺中形成。[第二实施方式半导体器件SD2]现在将参照图8描述根据本发明的第二实施方式的半导体器件SD2。半导体器件 SD2包括金属层ΜΤ20Α以及标准单元SC10A、SC10B、SC20A、SC20B、SC30A和SC30B，这些单元形成在半导体衬底SS的表面上。标准单元SC10A、SC10B、SC30A和SC30B配置为与在先前第一实施方式的半导体器件SDl中使用的标准单元SCl (参见图3的左侧)大致相同。标准单元SClOA和标准单元SC IOB中的功能器件区域FEl以及标准单元SC30A和标准单元SC30B中的功能器件区域FE3也配置为与在先前第一实施方式的半导体器件SDl中使用的标准单元SCl (参见图3的左侧)中的功能器件区域FEl几乎相同。在图8中，为便于图示，未示出在标准单元SCl中的外边缘EEll和外边缘EE12(参见图幻以及与外边缘EEll和外边缘EE 12连续的外边缘(在图中竖直延伸)对应的 SC10A、SC10B、SC30A以及SC30B的外边缘。未示出的外边缘以与标准单元SCl中的外边缘 EEll和外边缘EE12以及与外边缘EEll和外边缘EE12连续的外边缘(在图3中竖直延伸) 类似的方式定义。这对于稍后将要描述的标准单元SC20A和标准单元SC20B也如此，并且对于稍后将要参照的图9、图12到图14也是如此。标准单元SClOA和标准单元SClOB中的功能器件区域FEl以及标准单元SC30A和标准单元SC30B中的功能器件区域FE3形成在半导体衬底SS的表面上。标准单元SC20A和标准单元SC20B配置为与在上文第一实施方式的另一配置的半导体器件中使用的标准单元SC2A(参见图7中的右侧)大致相同。标准单元SC20A和标准单元SC20B的功能器件区域FE2也配置为与在根据上文第一实施方式的另一配置的半导体器件SDlA中使用的标准单元SC2A的功能器件区域FE2(参见图7的右侧)大致相同。标准单元SC20A和标准单元SC20B中的功能器件区域FE2形成在半导体衬底SS的表面上。标准单元SClOA和标准单元SC20A相互邻近并且标准单元SC20A和标准单元 SC30A也相互邻近。同样地，标准单元SClOB和标准单元SC20B相互邻近并且标准单元 SC20B和标准单元SC30B也相互邻近。标准单元SClOA和标准单元SClOB配置成近似地关于P+型扩散区域Apl2 (第一杂质扩散区域)轴对称。P+型扩散区域Apl2是标准单元SClOA和标准单元SClOB的公共组成。p+型扩散区域Apl2与在标准单元SClOA和标准单元SClOB中的每个功能器件区域FEl间隔地相互相对。对应于电源线(VDD电势)的金属层MT12作为标准单元SClOA和标准单元SClOB的公共组成。标准单元SC20A和标准单元SC20B配置成关于p+型扩散区域Ap22 (第二杂质扩散区域)轴对称。P+型扩散区域Ap22是标准单元SC20A和标准单元SC20B的公共组成。p+型扩散区域Ap22与在标准单元SC20A和标准单元SC20B中的每个功能器件区域FE2间隔地相互相对。GND电势通过金属层MT12、金属层MT32、p+型扩散区域Apl2、p+型扩散区域Ap22、p+型扩散区域Ap32以及p+型扩散区域CR22施加到在标准单元SC20A中的晶体管NT2的源漏区域SDR2以及在标准单元SC20B中的晶体管NT2的源漏区域SDR2的每一个。标准单元SC30A和标准单元SC30B配置成关于p+型扩散区域Ap32 (第三杂质扩散区域)轴对称。P+型扩散区域Ap32是标准单元SC30A和标准单元SC30B的公共组成。p+型扩散区域Ap32与在标准单元SC30A和标准单元SC30B中的每个功能器件区域FE3(第三功能器件区域)间隔地相互相对。对应于电源线(VDD电势)的金属层MT32 是标准单元SC30A和标准单元SC30B的公共组成。标准单元SClOA中的n+型扩散区域Anl 1、标准单元SC20A中的n+型扩散区域An21 以及标准单元SC30A中的η.型扩散区域Αη31是连续的。相对于η.型扩散区域Αη21，η+型扩散区域Αη31安置在η+型扩散区域Anll的相对侧上。这些区域相互电耦合。标准单元SClOA中的ρ+型扩散区域Αρ12、标准单元SC20A中的ρ+型扩散区域Αρ22以及标准单元SC30A中的ρ+型扩散区域Ap32是连续的。相对于p+型扩散区域Ap22，p+型扩散区域Ap32安置在ρ+型扩散区域Apl2的相对侧上。这些区域相互电耦合。在ρ+型扩散区域Ap22的上方(与绝缘层IL3在同一水平面上)，标准单元SC20A 和标准单元SC20B不具有用于将GND电势施加到各自功能器件区域FE2的每一个的金属层 (电源线)。换言之，在P+型扩散区域Ap22的上方存在“空白区域”，其中并未形成用于将 GND电势施加到标准单元SC20A和标准单元SC20B的功能器件区域FE2的每一个的金属层。 通过利用该空白区域，布置以下将要描述的金属层MT20A使得包括该空白区域。(金属层MT20A)金属层MT20A安置在半导体衬底SS的表面上方(例如与绝缘层IL3在同一水平面上)。金属层MT20A包括干线部分TP21 (第二干线部分)、延伸部分EP21 (第二延伸部分)、 延伸部分EP31A(第三延伸部分)以及延伸部分EP31B。干线部分TP21在ρ+型扩散区域Ap22的上方延伸并且沿着该P+型扩散区域Ap22 延伸。延伸部分EP21形成为平面图中的L形状并且从干线部分TP21 —直延伸到标准单元 SClOA的功能器件区域FEl上方。延伸部分EP21电耦合到在标准单元SClOA的功能器件区域FEl中的栅电极层GW。延伸部分EP31A形成为平面图中的L形状并且从干线部分TP21 —直延伸到标准单元SC30A的功能器件区域FE3的上方。延伸部分EP31A通过导电层CL电耦合到在标准单元SC30A的功能器件区域FE3中的栅电极层GW。延伸部分EP31B形成为平面图中的L形状并且从干线部分TP21 —直延伸到标准单元SC30B的功能器件区域FE3的上方。延伸部分EP31B通过导电层CL电耦合到在标准单元SC30B的功能器件区域FE3中的栅电极层GW。金属层MT20A将标准单元SClOA中的功能器件区域FEl与标准单元SC30A中的功能器件区域FE3电耦合。另外，金属层MT20A将标准单元SClOA中的功能器件区域FEl与标准单元SC30B中的功能器件区域FE3电耦合。(效果)在ρ+型扩散区域Ap22的上方存在“空白区域”，其中并未形成用于将GND电势施加到标准单元SC20A和标准单元SC20B中的功能器件区域FE2的每一个的金属层。通过利用该空白区域，将金属层MT20A布置在与金属层MT1、MT2、MT11、MT12、MT32同一水平面上， 使得包括所述空白区域。金属层肌2(^可以在与金属层肌1、肌2、肌11、肌12以及MT32相同的工艺中形成。在此假定标准单元SC20A和标准单元SC20B不具有所考虑的空白区域。在P+型扩散区域Ap22的上方布置用于将GND电势施加到标准单元SC20A和标准单元SC20B中的功能器件区域FE2的每一个的单个金属层。在该情况下，例如为了将在标准单元SClOA中的功能器件区域FEl与在标准单元 SC30A中的功能器件区域FE3相互电耦合，有必要布置另一金属层使得旁路所述单个金属层。对于在标准单元SClOA中的功能器件区域FEl与在标准单元SC30B中的功能器件区域 FE3也是如此。根据半导体器件SD2，通过利用空白区域可以抑制芯片面积的增加，并且提供具有更小芯片面积的半导体器件。另外，根据半导体器件SD2，可以增强标准单元的布局的设计自由度并且实现标准单元的高度集成。另外，根据半导体器件SD2，通过利用空白区域可以缩短金属层MT20A的长度。由于在金属层MT20A中的电流路径变得更短，因此可以减小金属层MT20A中的电阻值。根据半导体器件SD2，通过利用空白区域，在标准单元SClOA中的功能器件区域FEl与在标准单元SC30A以及标准单元SC30B中的功能器件区域FE3中形成的晶体管元件可以以更高的速
度来工作。[第二实施方式中的另一配置]虽然在上文第二实施方式的半导体器件SD2中金属层MT20A耦合到标准单元 SC30A和标准单元SC30B中的功能器件区域FE3两者，但是金属层MT20A可以耦合到上述功能器件区域FE3其中之一。在上文第二实施方式的半导体器件SD2中，金属层肌1、1^2、1011、1012、1^32以及MT20A分别形成在绝缘层IL3中形成的布线沟槽之内，并且以上金属层安置成相互基本齐平。只要金属层MT20A在半导体衬底SS的表面上方，金属层MT20A延伸的平面高度便可以比金属层MTll、MT12以及MT32形成的平面高度低。更优选地，金属层MT20A的干线部分TP21延伸的平面高度比金属层MT11、MT12以及MT32形成的平面高度低。金属层MT20A 延伸的平面高度越低，则可以确保前述的空白区域越大，并且变得可以增加用于布置耦合在其他多个标准单元之间的金属层的资源。可以布置金属层MT20A使得金属层MT20A的下表面与电极层GW的表面接触。在这种情况下，将金属层MT20A与栅电极层GW相互电耦合而无需插入导电层CL变得可能。[第三实施方式半导体器件SD3]现在将参照图9描述根据本发明的第三实施方式的半导体器件SD3。半导体器件SD3包括金属层MT20B以及形成在半导体衬底SS的表面上的标准单元SC10A、SC10B、 SC20A、SC20B、SC30A 以及 SC30B。标准单元SC10A、SC10B、SC20A、SC20B、SC30A以及SC30B分别配置为与在先前第二实施方式的半导体器件SD2中使用的标准单元SC10A、SC10B、SC20A、SC20B、SC30A以及 SC30B(参见图8)大致相同。(金属层MT20B)金属层MT20B安置在半导体衬底SS的表面上方(例如与绝缘层IL3在同一水平面上)。金属层MT20B包括在与接合标准单元SC20A中的功能器件区域FE2与标准单元SC20B 中的功能器件区域FE2的方向相平行延伸的部分。该部分在同一区域的上方的位置跨越P+ 型扩散区域Ap22。金属层MT20B的一端(在图9中的上侧)形成为平面图中的L形状，其一直延伸到标准单元SC20A中的功能器件区域FE2的上方，并且该端通过导电层CL电耦合到在标准单元SC20A的功能器件区域 2中的栅电极层Gl金属层MT20B的相对的端部(在图9中的下侧)形成为平面图中的T形状，其在标准单元SC20B中的功能器件区域FE2上方一直延伸到在标准单元SC30B中的功能器件区域FE3上方，并且其通过导电层CL电耦合到在标准单元SC20B的功能器件区域FE2中的栅电极层GW并且还通过导电层CL耦合到在标准单元SC30B的功能器件区域FE3中的栅电极层GW。(效果)在ρ+型扩散区域Ap22的上方存在“空白区域”，其中并未形成用于将GND电势施加到标准单元SC20A和标准单元SC20B中的功能器件区域FE2的每一个的金属层。通过利用该空白区域，将金属层肌2( 布置在与金属层肌1、肌2、肌11、肌12以及MT32的同一水平面上，使得包括该空白区域。金属层肌2( 可以在与金属层肌1、肌2、肌11、肌12以及MT32 相同的工艺中形成。根据半导体器件SD3，可以获得与先前的第二实施方式的半导体器件 SD2相同的效果。[第三实施方式中的另一配置]虽然在上文第三实施方式的半导体器件SD3中，金属层MT20B耦合到标准单元 SC30A以及标准单元SC30B中的功能器件区域FE2和FE3两者，但是金属层MT20B可以耦合到这些区域中的一个区域。优选地，只要金属层MT30B在半导体衬底SS的表面上方，金属层MT30B的延伸高度可以比金属层MT11、MT12以及MT32形成的平面高度低。更优选地，其中金属层MT20B跨越P+型扩散区域Ap22的部分的平面高度比形成金属层MTl 1和金属层MT32的平面高度低。 金属层MT20B可以进行布置以使其下表面与栅电极层GW的表面接触。[第四实施方式]参照图10到图14，将给出关于根据本发明的第四实施方式的标准单元布局和布线方法ST(参见图11)的描述。布局和布线方法ST针对在上文第一实施方式到第三实施方式(每个都包括以上描述的另一配置)的半导体器件中使用的标准单元。图10是示意性地示出了布局和布线方法ST的配置的示意图。首先，提供了布局和布线系统SYS、单元库文件CLY、电路耦合信息文件CCY、约束信息文件CRI、参数文件PFL 以及指示符IND。布局和布线系统SYS接收预定命令，并且该系统设计多个标准单元和电源线的布局。在接收到另一预定命令之后，布局和布线系统SYS设计布线线路，以耦合标准单元和布线线路。单元库文件CLY存储关于在先前实施方式中使用的标准单元的图形信息。单元库文件CLY存储关于在第一实施方式中使用的标准单元SC2(参见图3的右侧)的图形信息以及关于在前述第一实施方式的另一配置中涉及的标准单元SC2A(参见图7的右侧)的图
形fe息。电路耦合信息文件CCY存储对将要设计的半导体器件进行配置的电路信息以及电路之间的耦合信息(电路示意图)。约束信息文件CRI存储关于布局和布线的各种约束信息(例如稍后将要描述的布线密度的容限以及芯片尺寸)。参数文件PFL存储关于包括在将要设计的半导体器件中的每个晶体管元件的工作频率和工作温度、P型和η型扩散区域以及每个金属层电阻的信息。指示符IND指示布局和布线的进程和结果。参照图11，以下将给出在布局和布线方法ST中的步骤STl到步骤ST8的描述。在步骤STl中，提供了布局和布线系统SYS、单元库文件CLY、电路耦合信息文件 CCY、约束信息文件CRI、参数文件PFL以及指示符IND。在步骤ST2中，从电路耦合信息文件CCY将预定电路耦合信息输入到布局和布线系统SYS，该预定电路耦合信息是根据将要设计的半导体器件的期望功能而设计的。在步骤ST3中，布局和布线系统SYS从单元库CLY读取对应于以上电路耦合信息的关于标准单元的图形信息。关于第一实施方式中的标准单元SC2(参见图3的右侧)的图形信息以及关于前述第一实施方式的另一配置中的标准单元SC2A(参见图7的右侧)的图形信息并未包括在由布局和布线系统SYS在步骤ST3中读取的标准单元图形信息中。布局和布线系统SYS对读出的标准单元图形信息逐单元地进行布局，使得与以上电路耦合信息对应。在这种情况下，优选地，芯片尺寸预先设置(固定)为预定尺寸。在步骤ST4，布局和布线系统SYS对标准单元之间的信号线和电源线进行布局，使得与以上电路耦合信息对应。图12示出在布局和布线方法ST中的步骤ST4的完成状态的示例。参照图12，包括标准单元SClO到标准单元SC18的标准单元形成在半导体衬底SS 的表面上。这些标准单元SClO到标准单元SC18形成为与第一实施方式中使用的标准单元 SC1(参见图3)几乎相同。η+型扩散区域An与ρ+型扩散区域Ap以相等间隔交替地形成在半导体衬底SS的表面上并且处于相互平行的位置关系。金属层MT10A、MT10C以及MTlOE在η.型扩散区域An的上方延伸且沿着该η.型扩散区域An延伸。同样地，金属层MT10B、MT10D以及MTlOF在p+型扩散区域Ap的上方延伸且沿着该P+型扩散区域Ap延伸。金属层MT100将标准单元SC10、SCl 1、SC12、SC15以及SC18中的金属层MT2(信号线)相互电耦合。金属层MT100布置在金属层MTlOC与金属层MTlOD的上方，使得跨越这两个金属层。另外，金属层MT100布置成使得部分地包括在金属层MT2上方的部分。金属层MT100和金属层MT2通过每个形成在金属层MT100和每个金属层MT2之间的导电层CL 而电耦合在一起。金属层MTlOl将在标准单元SC13和标准单元SC16中的金属层MT2(信号线)相互电耦合。金属层MTlOl布置在金属层MTlOD的上方，使得跨越金属层MT10D。金属层MTlOl 布置成使得部分地包括在金属层MT2上方的部分。金属层MTlOl和金属层MT2通过每个形成在金属层MTlOl和每个金属层MT2之间的导电层CL而电耦合在一起。在步骤ST5(参见图11)中，布局和布线系统SYS测量用于耦合在多个标准单元 (包括标准单元SClO到标准单元SC18)之间的布线线路的密度。布局和布线系统SYS将测量的布线密度与在约束信息文件CRI中预设的预定值(容限)进行比较(参见图10)。如果存在布线密度超过预定值的区域，则布局和布线系统SYS将所述区域检测为布线拥挤区域并且使得指示符IND指示检测的结果。如果所有耦合在标准单元之间的布线线路的密度都不大于预定值，则布局和布线方法ST结束(步骤ST8)。在该实施方式中，在步骤ST6中，布局和布线系统SYS将在其中布置了金属层 MT100和金属层MTlOl的区域检测为布线拥挤区域。在步骤ST7中，布局和布线系统SYS重新布置出现在布线拥挤区域中的标准单元 SClU SC12、SC14、SC15、SC17以及SC18。更具体地，布局和布线系统SYS读出关于第一实施方式中的标准单元SC2(参见图3的右侧)的图形信息以及关于前述第一实施方式的另一配置中的标准单元SC2A(参见图7的右侧)的图形信息，并且替换标准单元SC11、SC12、 SC14、SC15、SC17 以及 SC18。
标准单元SC11、SC12、SC14、SC15、SC17 以及 SC18 分别由标准单元 SC11A、SC12A、 SC14A、SC15A、SC17A 以及 SC18A 替代(参见图 13)。标准单元SC11A、SC12A、SC17A以及SC18A配置为与前述第一实施方式的另一配置中描述的标准单元SC2A大致相同。标准单元SC14A和标准单元SC15A配置为与第一实施方式中描述的标准单元SC2大致相同。标准单元SC11A、SC12A、SC14A、SC15A、SC17A以及SC18A中的功能器件区域FE的源漏区域SDR与扩散区域An和Ap通过扩散区域CR电耦合在一起。在安置在标准单元SCllA与标准单元SC14A之间的η.型扩散区域An的上方存在空白区域，并且还在安置在标准单元SC12A与标准单元SC15A之间的η.型扩散区域An的上方存在空白区域。同样地，在安置在标准单元SC14A与标准单元SC17A之间的ρ+型扩散区域Ap的上方存在空白区域并且在安置在标准单元SC15A与标准单元SC18A之间的ρ+型扩散区域Ap 的上方也存在空白区域。在步骤ST4A中(参见图11)，通过利用以上空白区域，布局和布线系统SYS重新布置标准单元之间的信号线和电源线，使得与以上电路耦合信息对应。图14示出在布局和布线方法ST中的步骤ST4A的完成状态的示例。参照图14，在标准单元SC10、SC11A、SC12A、SC15A以及SC18A中的金属层MT2 (信号线)通过金属层MT100A电耦合在一起。金属层MT2和金属层MT100A通过直接耦合在一起而电耦合，而每个金属层MT2和每个栅电极层GW通过导电层CL而电耦合在一起。通过利用前述的空白区域，将金属层MT100A布置在η+型扩散区域An和ρ+型扩散区域Ap的上方， 使得跨越两个扩散区域An和Ap。优选地，金属层ΜΤ100Α在与金属层MTl、ΜΤ2以及MTlOA 到MTlOF相同的工艺中形成。同样地，在标准单元SC13与标准单元SC16中的金属层ΜΤ2 (信号线)通过金属层 MTlOlA电耦合在一起。金属层ΜΤ2和金属层MTlOlA通过直接耦合在一起而电耦合在一起， 而每个金属层ΜΤ2和每个栅电极层GW通过导电层CL而电耦合在一起。通过利用前述的空白区域，将金属层MTlOlA布置在ρ+型扩散区域Ap的上方，使得跨越该区域。在步骤ST5中(参见图11)，布局和布线系统SYS再次测量用于耦合在多个标准单元之间的布线线路的密度。优选地，布局和布线系统SYS重复以上步骤ST6和ST7使得所有测量的布线密度都不大于预定值(容限)。当在多个标准单元之间的所有布线密度变得都不大于预定值时，布局和布线方法结束(步骤ST8)。(效果)根据该实施方式的布局和布线方法ST，将安置在靠近布线拥挤区域的标准单元由前述的标准单元SC2或者SC2A替代。布置用于耦合在其他多个标准单元之间的金属层使得包括前述的空白区域，借此，所考虑的金属层的旁路距离(总长度)可以缩短。在由使用布局和布线方法ST获得的半导体器件中，通过利用空白区域抑制了芯片面积的增加。通过将金属层ΜΤ100Α和金属层MTl、ΜΤ2以及MTlOA到MTlOF布置在相同的高度 (例如在与绝缘膜IL3同一水平面上)，在与金属层ΜΤ1、ΜΤ2以及MTlOA到MTlOF相同的工艺中形成金属层ΜΤ100Α变得可能。即例如，事先在绝缘层IL3中对布线沟槽进行构图以形成金属层ΜΤ100Α和金属层ΜΤ1、ΜΤ2以及MTlOA到MT10F，然后使该沟槽经过单一或者连续
18处理，从而使得有可能形成金属层MT100A和金属层MTl、MT2以及MTlOA到MT10F。结果， 在其中金属层MT100A和金属层MT1、MT2以及MTlOA到MTlOF布置在相同高度的情况下，通过单一或者连续处理而形成这些金属层可以缩短制造时间。通过使用布局和布线方法ST，变得可以获得具有更小芯片面积的半导体器件，并且也可以增强对标准单元进行布局的设计自由度，另外变得可以实现标准单元的高度集成。[第四实施方式中的另一配置]在以上第四实施方式的步骤ST3中，在第一实施方式中的标准单元SC2以及在前述第一实施方式的另一配置中的标准单元SC2A并未包括在由布局和布线系统SYS读出的标准单元图形信息中。然而，标准单元SC2和标准单元SC2A可以包括在由布局和布线系统 SYS在步骤ST3中读出的标准单元图形信息中。在这个情况下，布局和布线系统SYS将标准单元SC2和标准单元SC2A包括在将要选择的项目中，并且然后逐单元地布置读出的关于多个标准单元的图形信息使得与前述的电路耦合信息对应。优选地，标准单元SC2和标准单元SC2A例如应用到具有4个或者更多输入的单元。根据这个配置，半导体器件设计为处于在其中抑制了前述的布线拥挤区域的出现的状态。参照图11，与以上第四实施方式的布局和布线方法ST相联系，做出了关于其中在步骤ST4A、步骤ST5到AT7完成之后再次重复使得所有的布线密度变得不大于预定值(容限)的模式的描述。然而，布局和布线方法ST可以在步骤ST4A完成时结束(步骤ST8)。 优选地，是否再次测量布线密度是在接收例如通过指示符IND (参见图10)输入的预定命令
之后确定。虽然已经通过本发明的实施方式的方式在以上描述了标准单元、具有标准单元的半导体器件以及用于对标准单元进行布局和布线的方法，但是应当理解以上实施方式只是示例性的并且在所有点上都不是限制性的。例如，虽然在以上每个实施方式中已经基于配置具有NOT门功能的CMOS结构的半导体器件进行了描述，但是本发明的实施方式并不仅限于此。本发明也可应用到配置各种逻辑电路的半导体器件中，该逻辑电路例如具有NOR门功能的多个晶体管元件或者具有 NAND门功能的多个晶体管元件。因而，本发明的范围由权利要求的范围示出，并且应当预期，其意义和范围等同于权利要求范围的所有改变都包括在本发明的范围内。本发明尤其有利地可应用到具有多个标准单元的半导体器件以及用于对多个标准单元进行布局和布线的方法。
权利要求
1.一种半导体器件，包括形成在半导体衬底的表面之上的第一标准单元和第二标准单元，其中所述第一标准单元包括带状第一杂质扩散区域，形成在所述半导体衬底的表面之上； 第一功能器件区域，形成在所述半导体衬底的表面之上并且与所述第一杂质扩散区域相对；以及第一金属层，布置在所述半导体衬底的表面之上，并且包括在所述第一杂质扩散区域上方延伸并且沿着所述第一杂质扩散区域延伸的第一干线部分以及从所述第一干线部分朝着所述第一功能器件区域的上方延伸的第一延伸部分， 其中所述第二标准单元包括带状第二杂质扩散区域，形成在所述半导体衬底的表面之上并且与所述第一杂质扩散区域连续；第二功能器件区域，形成在所述半导体衬底的表面之上并且与所述第二杂质扩散区域相对；以及用于耦合的杂质扩散区域，形成在所述半导体衬底的表面之上的所述第二杂质扩散区域与所述第二功能器件区域之间，以将所述第二杂质扩散区域与所述第二功能器件区域相互电耦合，并且其中所述第一金属层和所述第二功能器件区域通过所述第一干线部分、所述第一杂质扩散区域、所述第二杂质扩散区域以及所述用于耦合的杂质扩散区域而电耦合在一起。
2.如权利要求1的半导体器件，进一步包括形成在所述半导体衬底的表面之上的第三标准单元，其中所述第三标准单元包括带状第三杂质扩散区域，形成在所述半导体衬底的表面之上并且相对于所述第二杂质扩散区域安置在所述第一杂质扩散区域的相对侧上，所述第三杂质扩散区域与所述第二杂质扩散区域连续；以及第三功能器件区域，形成在所述半导体衬底的表面之上，并且与所述第三杂质扩散区域相对，其中第二金属层布置在所述半导体衬底的表面之上； 其中所述第二金属层包括第二干线部分，在所述第二杂质扩散区域上方延伸并且沿着所述第二杂质扩散区域延伸；第二延伸部分，从所述第二干线部分朝着所述第一功能器件区域的上方延伸；以及第三延伸部分，从所述第二干线部分朝着所述第三功能器件区域的上方延伸， 其中所述第一功能器件区域和所述第三功能器件区域通过所述第二干线部分、所述第二延伸部分以及所述第三延伸部分电耦合在一起，并且其中所述第二金属层的第二干线部分延伸的平面高度不大于所述第一金属层的平面尚度。
3.如权利要求1的半导体器件，进一步包括形成在所述半导体衬底的表面之上的第三标准单元，其中所述第三标准单元包括第三功能器件区域，形成在所述半导体衬底的表面之上，并且相对于所述第二杂质扩散区域安置在所述第二功能器件区域的相对侧上，所述第三功能器件区域与所述第二杂质扩散区域相对，其中第二金属层延伸使得在所述半导体衬底的表面上方的位置处跨域所述第二杂质扩散区域，以将所述第二功能器件区域与所述第三功能器件区域相互电耦合，并且其中所述第二金属层延伸以跨越所述第二杂质扩散区域的平面高度不大于所述第一金属层的平面高度。
4.一种标准单元，包括形成在半导体衬底的表面之上的第一标准单元和第二标准单元，其中所述第一标准单元包括第一功能器件区域，形成在所述半导体衬底的表面之上；带状第一杂质扩散区域，形成在所述半导体衬底的表面之上并且夹在所述第一功能器件区域的两侧地相互相对放置；以及金属层，布置在所述半导体衬底的表面上方，所述金属层的每一个都包括干线部分和延伸部分，所述金属层的干线部分分别在所述第一杂质扩散区域上方延伸并且沿着所述第一杂质扩散区域延伸，所述金属层的延伸部分朝着所述第一功能器件区域的上方延伸， 其中所述第二标准单元包括第二功能器件区域，形成在所述半导体衬底的表面之上；带状第二杂质扩散区域，形成在所述半导体衬底的表面之上并且夹在所述第二功能器件区域的两侧地相互相对放置，所述第二杂质扩散区域分别与所述第一杂质扩散区域连续；以及用于耦合的杂质扩散区域，形成在所述半导体衬底的表面上方以电耦合在所述第二杂质扩散区域与所述第二功能器件区域之间，并且其中所述金属层与所述第二功能器件区域通过所述干线部分、所述第一杂质扩散区域、所述第二杂质扩散区域以及所述用于耦合的杂质扩散区域而电耦合在一起。
5.一种用于对权利要求4中所描述的标准单元进行布局和布线的方法，包括以下步骤提供单元库，在所述单元库中存储有关于所述第二标准单元的图形信息； 将预定的电路耦合信息输入到布局和布线系统；允许所述布局和布线系统从所述单元库读出关于除了所述第二标准单元以外的预定标准单元的图形信息并且对关于所述标准单元的图形信息进行布局使得与所述电路耦合信息对应；检测布线拥挤区域的出现，在所述布线拥挤区域中耦合在所述标准单元之间的布线线路的密度超过预定值；以及允许所述布局和布线系统从所述单元库读出关于所述第二标准单元的图形信息并且通过所述第二标准单元替代包括在所述布线拥挤区域中的标准单元。
全文摘要
本发明提供标准单元、半导体器件以及标准单元的布局和布线方法。将使得具有多个标准单元的半导体器件的芯片面积更小。半导体器件包括第一标准单元和第二标准单元。第一标准单元包括扩散区域、与扩散区域相对的功能器件区域以及金属层。第二标准单元包括与该扩散区域连续的另一扩散区域、与该另一扩散区域相对的另一功能器件区域以及形成在另一扩散区域与另一功能器件区域之间的又一扩散区域。金属层与该另一功能器件区域通过扩散区域电耦合在一起。
文档编号H01L23/528GK102237362SQ201110120289
公开日2011年11月9日 申请日期2011年5月6日 优先权日2010年5月7日
发明者大村浩史 申请人:瑞萨电子株式会社