专利名称：微加工组件结构强化及灵敏度提升的方法
微加工组件结构强化及灵敏度提升的方法
技术领域：
本发明系ー种有关微加工组件的通用封装方式，其目的系在发展一晶圆级低成本新型微加工组件封装技木；可用于加速度计、陀螺仪、压カ计、麦克风、红外线等微感测组件，以及微型开关等微致动组件上。
背景技木在本说明书中有关的名词先行定义如下微加工组件与微机电组件为同义辞；密封墙(Seal Wall)与围绕型导柱凸块为同义辞； 目前在微机电组件的封装方式可分成两部分第一部分为零级封装(0-levelpackaging)，通常是利用不具有功能的封盖，例如空白的硅、玻璃、陶瓷等芯片，将微机电组件加以密封。该封盖其底部与微机电组件周围的接合处常使用高分子材料，如有机高分子材料-苯并环丁烯(Benzocyclobutane,BCB)、或金、玻璃熔块(glass frit)等，因为所使用的黏着层厚度多半在三到四微米以下，所以无法提供足够空间给微机电组件运动之用。最常见的解决方式，是使用蚀刻技术将封盖挖出凹穴，使凹穴成为封装后提供给微机电组件运动之用的主要空间。利用苯并环丁烯(Benzocyclobutane,BCB)来完成封装工作,乃藉由
高温(<2う090的加热方式，将含藏于内的溶剂挥发，并逐渐产生塑形硬化，接着封盖与微机电组件芯片即能因此紧密连结，甚至可形成保护空腔(Cavity)。此种封装方式的优点在于，技术人员可以利用光罩定义的技术，先将尚未产生塑形硬化的BCB予以刻版蚀刻，因此在区域选择上较为简易，另外在的高温环境下，一般集成电路的铝金属特性并不会遭受破坏，这对整体制程而言，亦具有良好的兼容性，而BCB本身因为具有良好的接合强度、极低的介电损耗(Dielectric Loss),以及较佳的高阻值特性,故目前该项封装技术已应用于微机电领域之中。其缺点是密封性无法相当可靠，并且在填胶过程中容易发生崩塌现象，而影响到传感器组件以及封装后真空度。此外在塑化过程中会有挥发性气体产生，对感测组件本身后续的量测结果会有影响。另外因为黏着剂本身不导电，仅适合连接无电路功能的封盖，因其不能提供电气连接功能。其它的封装方式包含(a)共晶接合。(b)玻璃熔块接合。这两种接合都必须透过高温及高压的制程来进行，因此对结构较脆弱微加工组件容易造成结构损伤，降低整体良率。此外通常此设备皆价格昂贵，因此在量产上会有一定的困难度。另外因为制程的特性，仅适合连接无电路功能的封盖，因其不能提供电气连接功能。第二部分微机电组件与电路的结合，也称一级封装(1-level packaging),可以是利用打线与另一讯号处理电路IC结合在一电路板上，或是利用覆晶与另ー讯号处理电路IC结合之后，再用打线与其它组件结合于电路板上，或是进ー步对讯号处理电路IC进行娃贯穿制程(TSV, through silicon via),利用其底部的锡球直接与电路板结合,而省去打线的需要。一般而言，为求缩小最终产品的面积与体积，利用覆晶的封装方式为长期的趋势。另外，也有CM0S-MEMS的制作方式，乃是将微机电组件与CMOS讯号处理电路以SOC的方式作在一起，为了使封装的可靠度增加，可以使用另一封盖，将电路与封好盖的微机电组件加以完整封装，这样的二次封装不但成本高，而且不易使用晶圆级方式进行封装，也就是不能使用一次封装方式直接完成。本发明方法系利用一创新的方法，一次直接完成上述的零级与ー级封装，以双层铜导柱(copper pillar)达成足够的强度，不易随着使用温度或回焊温度而使得封盖崩塌，铜导柱的宽度可使用五十微米以下，高度则在50-100微米之间，其上方则电镀含锡的合金。铜导柱凸块比传统锡铅凸块制程提供如较高互连导线密度、较高的可靠度、改善的电性和散热特性，以及降低铅或无铅…等优点。锡铅凸块制程在锡铅加热回焊(reflow)过程中会崩毁(collapse)，而铜导柱凸块则会保持在x，y和z轴三方面的形状。因此本发明具有下列的优点I.藉由围绕型铜导柱凸块不但提供封装用途，也可提供微机电组件所需的工作空间或腔体之功能。2.在封装的过程中，因铜柱凸块的机械强度高，因此可避免崩毁(collapse)，不会造成组件的损伤。 3.当感测组件越做越小，对于封装体积、气密度的需求越来越严苛。在过程中配合焊锡与铜导柱可以有效解决因共面度不均所造成的气密度不佳。4.铜导柱具有良好的导电能力与导热性，因此在未来结合微控制器，除可以当作讯号联结用，并且能够有效解决散热，避免过热破坏感测组件。
发明内容基于解决以上所述习知技艺的缺失，本发明系提出ー种新型微机电组件封装方式。其主要利用在各种微加工组件的封装上；在以CMOS制程制作感测组件吋，同时制作出因应封装需求密封环(Seal Ring)及讯号焊垫(Pad);然后利用微电铸与研磨制程在基板上制作密封用的密封墙(Seal Wall)及连接传感器讯号及电カ联结所需铜导柱凸块。下ー步透过覆晶接合技术将两者结合在一起；最后再以表面黏着技术(Surface MountTechnology)完成最后传感器组件封装。实施方式本发明目的系在发展ー以Flip Chip-on-Board为目的的低成本新型传感器封装技木。在这里我们因应封装需求，在加传感器芯片四周开出ー环绕的密封环(Seal Ring)及讯号焊垫(Pad);然后在基板上制作出连接传感器讯号及电カ联结所需的铜导柱凸块，并制作出作为芯片密封用的密封墙或称围绕型导柱凸块。下一歩透过覆晶接合技术将两者结合在一起；最后再以表面黏着技术(Surface Mount Technology)完成最后传感器组件封装。导柱凸块及围绕型导柱凸块制造流程，主要包含UBM的溅镀、第一层厚膜光阻的涂布、第一层曝光与显影、电铸第一层铜导柱、第一层铜导柱研磨、第二层厚膜光阻的涂布、第二层曝光与显影、电镀第二层焊锡(Solder)凸块、第二层焊锡(Solder)凸块研磨、光阻去除、UBM去除等步骤。焊锡可为有铅与无铅的锡合金。为进一歩对本发明有更深入的说明，乃藉由实施例对本发明进行详细说明，冀能对贵审查委员于审查工作有所帮助。
图I :不与环境接触式传感器封装流程2 :需与环境接触式传感器封装流程3 :硅贯孔技术传感器封装流程图主要组件符号说明I CMOS-MEMS Chip2密封环3讯号焊垫4 载台5 基板6测试电路7铜导柱凸块8密封墙9打线用的焊垫10中介层11讯号线12锡球数组13 塑料14密封环15密封墙16通气孔17硅贯孔技术18锡球或凸块
具体实施方式实施例一兹配合下列之图式说明本发明之详细结构，及其连结关系，以利于贵审委做一了解。请參阅图I所示，其为ー不与环境接触式微机电组件封装流程示意图；本发明将可依此方法用以封装加速度计、陀螺仪、绝对压カ计、高度计等感测组件，或需要真空密封的致动器如微型开关等；整个制程详细说明如下此处需要注意，下列说明虽然以芯片为主，但事实上是可以晶圆级方式进行。步骤ー微机电组件设计与制作透过半导体标准制程，例如台积电TSMC 0. 35制程，配合微机电后制程制作CMOS微机电芯片(CMOS-MEMS Chip) 1，简称第一芯片，并在芯片设计上加上必需密封环(SealRing) 2及讯号焊垫(Pad) 3 ;如图1(a)所示。密封环(Seal Ring) 2是利用蚀刻技术在微机电组件四周制作围绕型沟渠，此沟渠的底部为金属层，因此可容纳与接合覆晶封装所需的焊锡。对于需要将微机电组件所需的输出入讯号或电カ接点外引线跨过密封环2连接至焊垫(Pad) 3的应用，则使用最底层金属Ml作为外引线，而其上层金属M2或M3则作为沟渠底、层。对于微机电组件所需的输出入讯号或电カ接点若设置于密封环2，则无需外引线，金属Ml或M2或M3皆可作为沟渠底层，较佳为金属Ml。利用CMOS-MEMS制程技术，也可以同时将微机电组件所需的感测讯号前置放大器电路或驱动功率放大器电路设置于微机电组件之旁，特别是在密封环2的外部。电路与微机电组件则利用外引线相连。电路的输出入则以焊垫(Pad) 3为之。步骤ニ载台芯片(Carrier) 4设计与制作载台芯片(Carrier)4，简称第二芯片，乃是于基板5上设计第一芯片I所需的电力或是微控制器系统或是射频电路与测试电路6，然后透过微影制程、电铸技术及研磨技木，制作讯号联结用铜导柱凸块(Copper Pillar Bumps) 7及密封用的密封墙8 (或称围绕型导柱凸块)；如图1(b)所示。铜导柱凸块7与第一芯片I的焊垫(Pad) 3对应设置，密封墙8则与第一芯片I的密封环2对应设置。独立凸块7的直径与高度可在20-100微米，密封墙8的宽度与高度可在20-100微米，形成密封腔体之较佳的密封墙8的宽度为20-30微米，而高度为80-100微米。独立凸块7与密封墙8的高度，因为是同时制造的，所以都是ー样 的。在某些应用中，第二芯片也可以不设置电カ或是微控制器系统或是射频电路与测试电路，纯粹是硅基板、陶瓷基板等。在某些应用中，第二芯片也可以同时设置微机电组件所需的感测讯号前置放大器电路或驱动功率放大器电路。步骤三覆晶接合(Flip-ChipAssembly)在具有可控真空度或可填入特定气体如惰性气体的腔体内，透过标准的覆晶接合机台或红外线穿透芯片的功能将上下结构对准，并利用回焊技术将兩结构结合在一起，使得微型可动组件密封在适宜的真空度或特定气体(例如惰性气体)的密封室之内，得以隔绝外界的干扰，提升其可靠度；如图1(c)所示。因为回焊为业界稳定可靠之技术，其操作在250度左右，不会对微组件产生影响，同时也不会释放气体于密封室内。进ー步可在步骤ニ之后增加ー步骤将吸气剂(getter)置于密封的腔体内。该吸气剂，例如SAES Getters公司提供的薄膜式吸气材料，可以加以沈积并图案化于特定区域，因此于本发明中可以施作于载台之上。两芯片密封后，加热300度C至少15分钟，即可使腔体的真空度达0.1 or0.01 Torr,甚至更低。步骤四切割成晶粒与表面黏着接合将结合好的晶圆进行切割晶粒，可以切除第一芯片围绕型凸块结合处之外的部分，以显露出第二芯片可以打线的焊垫。利用表面黏着技术将晶粒黏着于中介层(Interp0Ser)9上，再以打线接合方式将讯号线10接出，背面再以锡球数组11作为对外接脚，中介层(Interposer)9—般为具有连接线之电路板；如图1(d)所示。步骤五填胶最后填充塑料12，将组件进行完整密封保护；如图I (e)所示。本技术特点⑴可于CMOS-MEMS制程制作面加工微机电组件的同时达成环绕的密封环的制作，无须增加制作成本；(2)因密封用密封墙的环绕，增加密封可靠度与制程的良率；(3)对于需要完全密封的加速度计与陀螺仪或微型开关等，本发明的封装法既简单又可靠；(4)对于需要数字调校或智能功能或无线传输功能的传感器可利用含有射频/微控制器/电池(RF/Micron/Battery)等功能区块的芯片作为载台，以减少封装成本与材料。
(5)而这些含有测试电路的功能区块系统电路载台基板，则可进ー步提供联结CMOS-MEMS芯片组件所需之讯号或电カ的铜导柱凸块及密封用的密封墙。实施例ニ若所需封装传感器组件需与环境接触，如麦克风、表压カ计、湿度计、气体传感器等传感器，贝1J可在密封环(Seal Ring) 13与密封墙14预留通气孔(Vent hole) 15,以利后续操作，例如麦克风的通气孔。其封装方式，步骤一与步骤ニ，分别如图2(a)与图2(b)所示。步骤三与步骤四则与实施例一相同，如图2 (c)与图2(d)所示；然因其感测组件须与大气接触，故省略填胶之步骤。实施例三
上述两个实施例，其中之步骤ニ 可在第二芯片其外围原本作为打线用的焊垫17，直接以硅穿孔技术(Through Silicon Via, TSV)，连接至其基材底面，并于其底端制作锡球或凸块18，即可直接成为ー完整封装的传感器，省去中介层9所占的面积与体积，縮小微机电组件封装的体积与成本；如图3所示。硅穿孔(TSV)技术为已知可行的技艺，在此提出其可行的方法之一加以说明作为參考，TSV为晶粒间的电气连结，构建TSV的一般方法包含穿过晶粒，蚀刻出一细长孔(ー个贯孔-via)，并填满铜。在此制程中包含许多步骤；蚀刻贯孔的技术包括雷射钻孔，深层反应离子蚀刻(DRIE)及深层贯孔使用的「Bosch」深层反应离子蚀刻。再以电镀方式将贯孔填满铜，此为长久所知的制程，亦即是将电流通过浸泡在含铜离子之电浴槽内的基板。然而，在蚀刻与填入铜的步骤间，为确保已充填贯孔的功能可正确运作，必须沈积三层材质。第一层为隔离层，用来将晶粒中的硅本体与TSV中的铜以电气分离。第二层为障壁层(barrierlayer)，防止铜扩散到硅中。这两个层体皆为组件可正确运作的基本要素。在这些层体之上是ー铜薄层称为「铜晶种层」(copper seed layer)，其是否连续对后续的电镀制程相当重要，若不连续，则在填充铜中将会生成空隙，破坏贯孔。目前这三层层体的沈积工作皆利用干式沉积制程，例如PVD及CVD。上述三个实施例或本发明的实施方法虽然都以芯片为标的，事实上整个发明的实施是以晶圆级的方式来进行，也就是说在本发明方法中零级封装与一级封装可以同时以晶圆级的方式完成。其实施的方式有两种第一种可让零级封装在外围，而ー级封装在内部；第二种则是零级封装在内部,而ー级封装在外围。这样的晶圆级封装(Wafer-levelpackaging, WLP)是帮微加工组件提供保护外壳，该制程在晶圆状态时就封装晶粒，再进行后段组装制程。然后，晶圆再进行切割，成为独立封装晶粒。综上所述，本发明之结构特征及实施例皆已详细掲示；此法，以低成本达到传统传感器封装方式无法达到之制程简单及加工容易...等种种优点。故可充分显示出本发明案在目的及功效上均深富实施之进步性，极具产业之利用价值，且为目前市面上前所未见之运用，依专利法之精神所述，本发明案完全符合发明专利之要件，故提出专利案之申请以获求专利权之保护。唯以上所述者，仅为本发明之较佳实施例而已，当不能以之限定本发明所实施之范围，即大凡依本发明申请专利范围所作之均等变化与修饰，皆应仍属于本发明专利涵盖之范围内，谨请贵审查委员明鉴，并祈惠准，是所至祷。
权利要求
1.一种对微机电制程或与半导体制程完成的微加工组件进行封装的方法，主要是 在具有微加工组件的芯片，简称第一芯片，利用蚀刻技术在微加工组件四周制作围绕型沟渠，此沟渠底部为金属层，因此可接合并容纳覆晶封装所需的焊锡，同时也制作数个连接微加工组件的焊垫，俾便讯号或电カ的输出入，该焊垫可设于围绕型沟渠之内或之外； 在具有载台功能的芯片，简称第二芯片，制作对应于第一芯片的围绕型导柱凸块，同时也制作连接第一芯片所需讯号或电カ之焊垫的数个到数十个导柱凸块； 将第一芯片的围绕型沟渠与第二芯片的围绕型导柱凸块互相对准，以覆晶封装方式进行加热接合，形成一中空的封闭空间，以容许第一芯片的微加工组件有活动的空间。
2.如申请专利范围第I项所述之方法，其中的导柱凸块至少为双层结构，底层为铜导柱，上层为覆晶封装所需的焊錫。
3.如申请专利范围第I项所述之方法，其中的第一芯片与第二芯片至少其中之一，进ー步包含驱动微加工组件结构所需的功率放大电路。
4.如申请专利范围第I项所述之方法，其中的第一芯片与第二芯片至少其中之一，进一歩包含感测微加工组件所需的讯号放大电路。
5.如申请专利范围第I项所述之方法，其中的围绕型导柱，其结构可依设计者需求制作所需样式制作，如方形、圆形、六角形、八角形等。
6.如申请专利范围第I项所述之方法，其中的围绕型导柱为无缺ロ的密封墙或有缺ロ的不密封墙结构。
7.如申请专利范围第I项所述之方法，其中的第二芯片含有数字电路或微控制器。
8.如申请专利范围第I项所述之方法，其中的第二芯片含有数字电路与射频电路。
9.如申请专利范围第I项所述之方法，其中进ー步在两芯片做覆晶结合时，使其周围的压カ达到设定的真空度，或通入惰性气体于两芯片密封的腔体内。
10.如申请专利范围第I项所述之方法，进ー步増加一步骤将吸气剂(getter)置于密封的腔体内。
11.如申请专利范围第I项之方法，其中的制程是以晶圆级(waferlevel)方式进行。
12.如申请专利范围第11项所述之方法，进ー步増加一步骤如下将结合好的晶圆进行切割晶粒，可以切除第一芯片围绕型凸块结合处之外的部分，以显露出第二芯片可以打线的焊垫；利用表面黏着技术将晶粒黏着于中介层(Interp0ser)上，再以打线接合方式将讯号线接出到中界层，最后以球栅数组(BGA)或四周平底无铅(Quad Flat No leads,QFN)完成封装。
13.如申请专利范围第I项所述之方法，其中的铜导柱凸块及封装墙之直径与宽度在20微米到100微米之间。
14.依据申请专利范围第I项之方法，其中的载台(Carrier)可在其外围原本作为打线用的焊垫，直接以硅贯孔技术(Through Silicon Via, TSV)，连接至其基材底面，并于其底端制作锡球或凸块，即可直接成为ー完整封装的传感器或致动器。
全文摘要
一种对微机电制程或与半导体制程完成的微加工组件进行封装的方法，主要是利用蚀刻技术在微结构传感器芯片，简称第一芯片，其微加工组件四周制作围绕型沟渠，此沟渠的底部为金属层，因此可容纳与接合覆晶封装所需的焊锡。利用系统电路载台的芯片，简称第二芯片，制作对应于第一芯片的围绕型导柱凸块，将第一芯片的围绕型沟渠与第二芯片的围绕型导柱凸块互相对准，加热接合，形成一中空的封闭空间，以容许第一芯片的微加工组件有活动的空间。另对于含有功能区块的第二芯片，则可进一步提供连接两芯片之间讯号或电力所需的导柱凸块。
文档编号B81C1/00GK102649536SQ201110046929
公开日2012年8月29日 申请日期2011年2月25日 优先权日2011年2月25日
发明者张鸿铭, 林铭哲, 许后竣, 黄荣堂 申请人:永春至善体育用品有限公司