专利名称：导电凸块测试装置与测试方法
技术领域：
本发明是有关于晶圆层次(wafer level)的凸块(bumps)测试相关技术，且特别是有关于一种用于测试半导体构件上导电凸块(conductive bump)的测试装置与测试方法。
背景技术：
电子产品的覆晶(flip-chip)封装是将电子构件的主动面朝下而直接电性连结于一基板，例如陶瓷基板、电路板或采用导电凸块接垫载具(carrier)的基板。覆晶技术已迅速地取代采用焊线(wire)连结晶片朝上主动面内接垫的传统打线接合技术。
覆晶封装技术通常通过放置焊锡凸块(solder bumps)于硅晶圆上的制程所达成。焊锡凸块覆晶制程通常包括四道连续制程步骤，包括(1)准备用于形成焊锡凸块的晶圆；(2)形成并设置焊锡凸块于上述晶圆上；(3)将晶圆上形成有焊锡凸块的晶片贴附于一基板、一电路板或一载具(carrier)上；(4)通过一封底胶(underfill)形成其间的粘附并结束封装。
覆晶封装所使用的凸块具有数种功能。当凸块上粘着有晶片时，凸块提供了晶片至基板的导电途径(conductive path)。此外，凸块亦提供了一热传导路径，以将来自晶片的热能传导至基板处。上述凸块亦有助于晶片与基板的粘着。
当今形成凸块的方法包括蒸镀(evaporation)、电镀(electroplating)、无电电镀(electroless plating)、溅镀(sputtering)以及印刷法(stencil printing)。然而，形成于半导体构件上凸块品质为于覆晶封装后影响半导体晶片可靠度主要因素之一。不良的凸块品质可能造成半导体晶片无法通过后续测试，特别是可靠度(reliability)测试。
然而，目前形成于半导体构件上凸块仅可于半导体构件的覆晶封装完成后得到测试。
图1与图2图示了现有用于判定凸块(bump)品质的菊花圈连线(daisy chain)测试法。请参照图1，如此的菊花圈连线测试法首先于一半导体基板(未图示)的一测试晶片(test die)10上通过前述任何的凸块形成方法以形成包括多个凸块12的一凸块阵列(bumparray)。每两个凸块12则通过形成于测试晶片10表面上的一片段(segment)14连结，以形成一凸块组(bump section)16。片段14具有导电性，因此可于测试晶片10上形成多个互为电性隔离的凸块组16。接着，为了绕线(line routing)目的，于测试晶片10上可形成片段18以适当地连结两特定的凸块组16，其亦具有导电性。片段14、片段18例如为形成于测试晶片10表面的一短金属片、一金属导线(metal trace/conductive line)、或一焊垫(bondingpad)，其材料例如为铝或铝合金的导电材料。
如图2所示，接着将图1中具有多个凸块组16的测试晶片10组装至测试基板20上，测试基板20上则形成有多个片段22与锡球24。片段22与锡球24皆具有导电性。于测试晶片10上，各凸块组16是对应地设置于邻近两片段22的一位置，因此于测试晶片10完成封装后可形成单一导电途径(未图示)。接着通过如预烧脚座(burn-in socket)的测试装置，针对测试基板20与凸块12进行如阻抗测试(impedance test)的测试，以便检验凸块12以及形成此些凸块12的凸块制程。然而，如此的现有菊花圈连线检测法需要花费许多人工且较为耗时。再者，上述菊花圈连线检测法仅用于评估一凸块制程与其制程参数时使用，并不适用于当今集成电路工业的产品晶片(product dies)测试与评估。
如此，便需要一种可即时检测导电凸块的装置。于US2003/0141883号美国专利申请案中，Mitchell等人揭露了一种探针卡(probe card)的测试装置，其包括一对平行且肩并肩排列(side by side)的探针，以便于采用Kelvin技术时接触单一导电凸块或接触点时，改善污染层的绝缘阻抗电压下降(IR voltagedrops)。
发明内容
有鉴于此，本发明的主要目的就是提供一种测试装置，通过测试其与形成于半导体构件上的多个导电凸块所形成的单一导电途径，可即时掌握形成此些导电凸块的凸块制程品质以及所形成的导电凸块的电性表现。
为达上述目的，本发明提供了一种导电凸块测试装置，适用于测试多个导电凸块，包括一支撑基板；以及分别设置于该支撑基板内的一第一探针、一第二探针以及多个双探针组，其中各个双探针组包括电性连结的两第三探针。
本发明所述的导电凸块测试装置，该支撑基板包括陶瓷材料、环氧树脂、树脂、聚酰亚胺、FR4玻璃纤维或聚合物。
本发明所述的导电凸块测试装置，该第一探针与该第二探针包括钨-铼合金、钨、锇、钯、铍-铜合金、钯-铂-银-铜合金或钯-铂-银-金-铜-锌合金等的材质的探针。
本发明所述的导电凸块测试装置，该双探针组包括为一导电片段所连结的两第三探针。
本发明所述的导电凸块测试装置，该第三探针包括钨-铼合金、钨、锇、钯、铍-铜合金、钯-铂-银-铜合金或钯-铂-银-金-铜-锌合金等的材质的探针。
本发明所述的导电凸块测试装置，该导电片段为一金属片或一焊垫。
本发明所述的导电凸块测试装置，更包括一接触孔，位于至少一双探针组内的该导电片段上。
本发明所述的导电凸块测试装置，更包括一检测器，分别耦接于该第一探针与该第二探针的一突出部，以测试该些导电凸块，其中该第一探针与该第二探针的该些突出部分别突出于该支撑基板的一上表面。
除此之外，本发明的另一目的在于提供一种导电凸块测试方法，包括下列步骤提供一基板，该基板上的一区内形成有多个凸块，其中每两凸块间是为电性连结，以于该基板上形成多个凸决组；提供一测试板，该测试板上具有一第一探针、一第二探针以及多个双探针组，其中各双探针组是位于面对两凸块组的一对应位置；将该测试板接触该基板，以连结该些凸块组与该第一探针、该第二探针以及该些双探针组，以形成一单一导电途径；以及耦接具有电源供应器的一检测器至该第一探针与该第二探针，提供该单一导电途径一电压，以测试该些凸块。
本发明所述的导电凸块测试方法，该测试板包括陶瓷材料、环氧树脂、树脂、聚酰亚胺、FR4玻璃纤维或聚合物。
本发明所述的导电凸块测试方法，该双探针组包括为一导电片段所连结的两第三探针。
本发明所述的导电凸块测试方法，该第一探针、该第二探针该些第三探针包括钨-铼合金、钨、锇、钯、铍-铜合金、钯-铂-银-铜合金或钯-铂-银-金-铜-锌合金等的材质的探针。
本发明所述的导电凸块测试方法，每两凸块是为一金属片或一焊垫电性连结，进而形成该凸块组。
本发明所述的导电凸块测试方法，该区为一周边区或一主动区。
本发明所述的导电凸块测试方法，该单一导电途径的测试用以判定一凸块制程是否合格。
本发明所述的导电凸块测试方法，该单一导电途径的测试用以判定一阻抗测试是否合格。
本发明所述的导电凸块测试装置与测试方法，可于凸块形成后立即应用，以便即时检验所形成的凸块品质以及所应用的凸块制程。
图1与图2为示意图，用以说明现有技术中导电凸块的测试方法；图3至图6为一系列示意图，用以说明依据本发明一实施例的导电凸块的测试装置，其中图4A至图4C示出了该测试装置的可能俯视情形；图7为一流程图，用以说明依据本发明的一实施例的导电凸块的测试方法。
具体实施例方式
为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下本发明的实施例将图3至图7作一详细叙述如下。图3至图6为一系列示意图，用以说明依据本发明一实施例的导电凸块测试装置，而图7为一流程图，用以说明依据本发明的一实施例的导电凸块测试方法。
请参照图3，图示了测试导电凸块的装置100。在此，装置100包括一支撑基板(support substrate)102，其内形成有多个测试探针。支撑基板102包括如陶瓷材料、环氧树脂、树脂、聚酰亚胺(polyimide)、FR4玻璃纤维或聚合物的绝缘材料。测试探针则包括一第一探针106、一第二探针108以及一或多个双探针组(dual-probe set)120，此些测试探针是依照一既定方式排列设置，以于测试凸块时形成单一导电途径。
第一探针106与第二探针108是突出于支撑基板102的上表面并分别露出其突出部112与114。设置于支撑基板102内的双探针组120则分别包括为形成于支撑基板102内的第一导电片段118所连结的两第三探针110。第一导电片段118可为一短金属片，而于数个或所有双探针组120上可更设置有接触孔122，以分别露出第一导电片段118的一部分，以便于凸决阵列内检测故障或无效凸块时作为额外的测试点之用。
图4A至图4C则显示了依据本实施例中装置100的可能俯视情形。如图4A所示，第一探针106与第二探针108大体设置于支撑基板102的最远两端，但并非以此情形加以限定本发明，在此仅绘示出其突出于支撑基板的突出部112与114而表示。而一或多个双探针组120(未图示)是设置于支撑基板102内并分别露出其内的接触孔122。图4B与图4C则显示了于支撑基板102内的探针的其他可能设置情形。于图4B中，第一探针以及第二探针是大体对角地设置于支撑基板102内。另外，如图4C所示，第一探针与第二探针之一亦可大体设置于支撑基板102的中心处。
请参照图5，显示了装置100与位于一半导体基底200上的一对应测试区150的剖面情形。在此，装置100的第一探针106与第二探针108是以设置于支撑基板102的最远两端的情形显示，而于其间则设置有多个双探针组120。然而，如图5所示的探针排列情形并非用以限制本发明，本领域技术人员可依据所对应凸块排列而适度修改图5所示的探针设置情形。
如图5所示，凸块202是形成于覆盖于半导体基底200上的一绝缘层204表面。为了施行凸块测试的目的，装置100是摆设于一测试区150上，测试区150内具有由多个凸块202所形成的一凸块阵列。测试区150可为形成于一半导体基底200上通过如切割道(scribe line)的一无效区(dummy region)210所定义出的一产品晶片(product die)的周边区(periphery region)或为一测试晶片(test die)。凸块202可通过如蒸镀、电镀、无电电镀、溅镀或印刷法等方式形成。于图5中，每两个凸块202分别为形成于绝缘层204内的一第二导电片段206所电性连结，因此于测试区150内形成多个凸块组(bump section)208。此些凸块组208是电性独立且分别为绝缘层204所隔离。在此，第二导电片段206可为一短金属片或一导电焊垫，其材质例如为铝或铝合金的导电材料。上述探针106、108以及110例如为钨-铼(W-Re)合金、钨、锇(osmium)、钯(palladium)、铍-铜(Be-Cu)合金等材质的探针或Paliney探针，例如是Paliney-6探针(材质为Pd-Pt-Ag-Cu合金)或Paliney-7探针(材质为Pd-Pt-Au-Ag-Cu-Zn合金)。
图6为一剖面图，部分显示了依据本发明的一较佳实施例中，于测试凸块时装置100与测试区150的相对情形。于测试凸块时，通过如机械手臂的一握把或CNC自动控制方式(皆未图示)将装置100朝向半导体基底200移动，使得所有探针同时接触于测试区150内所有凸块，如此形成一单一导电途径(single conductivepath)，其中双探针组120内的各探针接触两邻近凸块组208其中凸块之一，而第一探针106与第二探针108则通常分别接触最远两端的两凸块。接着提供将含有电源供应器(未图示)的检测器(detector)300，并将之耦接于高于支撑基板102的突出部112与114，以便提供一既定电压至上述导电途径。如此，便可于凸块形成后立即施行如阻抗测试(impedance test)、缺陷部位分析(defectsite diagnosis)、缺陷分布分析(defect distribution analysis)以及评估导电凸块202的类似测试等晶圆层次(wafer level)测试。
倘若上述导电途径可达到符合特定晶圆层次测试的规范值并得到可接受的测试结果时，便可确保所形成的凸块以及形成此些凸块的制程的品质。倘若上述导电途径无法达成符合该项晶圆层次测试的规范值的一可接受的测试结果时，将暂停形成此些凸块的凸块制程，并透过检测器300以电性接触于第一探针106、第二探针108其中之一以及为接触孔122露出的双探针阻120之一，以便检测形成于产品晶片或测试晶片上的凸块问题，并借此找出故障或无效的凸块，以便进行缺陷分析或缺陷分布分析。
图7为一流程图，用以说明依据本发明一实施例的导电凸块的测试方法。于步骤S1中，首先提供其上形成有多个凸块的一基板，例如一半导体晶圆或一半导体晶片。所形成的凸块可能依照特定阵列方式排列，且每两凸块之间是通过一导电片段相连结而形成一凸块组。于步骤S2中，接着提供一测试板(test plate)，例如为图5所示的装置100。测试板包括一第一探针、一第二探针以及至少一双探针组。此些探针分别设置于对应于两凸块组的一位置。于步骤S3中，将测试板上的所有探针同时接触基板上的所有凸块。如此，以便形成单一导电途径。于步骤S4中，接着耦接具有电源供应器的一检测器于第一探针与第二探针，并提供此单一导电途径一既定电压以便测试此些凸块。于步骤S5中，接着判定所得到测试结果，例如为一阻抗量测值，是否符合测试规范。如果测试结果符合测试规范，于一半导体基底的产品晶片或测试晶片上形成此些凸块的凸块制程便通过上述晶圆层次的测试。如步骤S6所示，便可接着继续后续的凸块制程或后续覆晶封装。如果测试结果不符合测试规范，上述基板便可能包含有故障凸块或者形成此些凸决的凸块制程可能有问题。如步骤S7所示，接着可应用本发明的凸块检测方法，通过采用形成于各双探针组上的接触孔作为一测试点，并采用第一探针或第二探针作为另一个测试点，借以检测的其他凸块直到找出故障凸块的区域。
本发明的装置包括形成于一绝缘基板内的两单一探针以及一或多个双探针组，其异于美国专利申请公开案第2003/0141833号内所揭露于采用Kelvin技术时用于接触单一导电凸块或接触点，以达到改善污染层的绝缘组抗电压流失(IR voltage drops)的目的的包括一对平行且肩并肩(side by side)排列探针的探针卡(probecard)测试装置。
于本发明中的探针是对应地设置于形成于半导体基板内凸块的互补位置，并可透过两者间所形成的单一导电途径而达成多个凸块的检测。如此的单一导电途径可应用于任何晶圆层次的测试，其得到的测试结果便可显示出所形成凸块的表现。
本发明提供了一种用于测试导电凸块的测试装置以及相关的测试方法。本发明的测试装置与测试方法可于凸块形成后立即应用，以便即时检验所形成的凸块品质以及所应用的凸块制程。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下10测试晶片12凸块14、18、22片段16凸块组20测试基板24锡球100装置
102支撑基板106第一探针108第二探针110第三探针112第一探针的突出部114第二探针的突出部118第一导电片段120双探针组122接触孔150测试区200半导体基底202凸块204绝缘层206第二导电片段208凸块组210无效区300检测器
权利要求
1.一种导电凸块测试装置，适用于检测多个导电凸块，其特征在于，所述导电凸块测试装置包括一支撑基板；以及一第一探针、一第二探针以及多个双探针组分别设置于该支撑基板内，其中各双探针组包括两电性连结的第三探针。
2.根据权利要求1所述的导电凸块测试装置，其特征在于，该支撑基板包括陶瓷材料、环氧树脂、树脂、聚酰亚胺、FR4玻璃纤维或聚合物。
3.根据权利要求1所述的导电凸块测试装置，其特征在于，该第一探针与该第二探针包括钨-铼合金、钨、锇、钯、铍-铜合金、钯-铂-银-铜合金或钯-铂-银-金-铜-锌合金的材质的探针。
4.根据权利要求1所述的导电凸块测试装置，其特征在于，该双探针组包括为一导电片段所连结的两第三探针。
5.根据权利要求4所述的导电凸块测试装置，其特征在于，该第三探针包括钨-铼合金、钨、锇、钯、铍-铜合金、钯-铂-银-铜合金或钯-铂-银-金-铜-锌合金的材质的探针。
6.根据权利要求4所述的导电凸块测试装置，其特征在于，该导电片段为一金属片或一焊垫。
7.根据权利要求1所述的导电凸块测试装置，其特征在于，更包括一接触孔，位于至少一双探针组内的该导电片段上。
8.根据权利要求1所述的导电凸块测试装置，其特征在于，更包括一检测器，分别耦接于该第一探针与该第二探针的一突出部，以测试该导电凸块，其中该第一探针与该第二探针的该突出部分别突出于该支撑基板的一上表面。
9.一种导电凸块测试方法，其特征在于，所述导电凸块测试方法包括下列步骤提供一基板，该基板上的一区内形成有多个凸块，其中每两凸块间是形成有电性连结，以于该基板上形成多个凸块组；提供一测试板，该测试板上具有一第一探针、一第二探针以及多个双探针组，其中各双探针组是位于对应两凸块组的一位置；将该测试板接触该基板，以连结该凸块组与该第一探针、该第二探针以及该双探针组，以形成一单一导电途径；以及耦接具有电源供应器的一检测器至该第一探针与该第二探针，提供该单一导电途径一电压以测试该凸块。
10.根据权利要求9所述的导电凸块测试方法，其特征在于，该测试板包括陶瓷材料、环氧树脂、树脂、聚酰亚胺、FR4玻璃纤维或聚合物。
11.根据权利要求9所述的导电凸块测试方法，其特征在于，该双探针组包括为一导电片段所连结的两第三探针。
12.根据权利要求11所述的导电凸块测试方法，其特征在于，该第一探针、该第二探针该第三探针包括钨-铼合金、钨、锇、钯、铍-铜合金、钯-铂-银-铜合金或钯-铂-银-金-铜-锌合金的材质的探针。
13.根据权利要求9所述的导电凸块测试方法，其特征在于，每两凸块是为一金属片或一焊垫电性连结，进而形成该凸块组。
14.根据权利要求9所述的导电凸块测试方法，其特征在于，该区为一周边区或一主动区。
15.根据权利要求9所述的导电凸块测试方法，其特征在于，该单一导电途径的测试用以判定一凸块制程是否合格。
16.根据权利要求9所述的导电凸块测试方法，其特征在于，该单一导电途径的测试用以判定一阻抗测试是否合格。
全文摘要
本发明是关于一种导电凸块测试装置与测试方法，所述导电凸块测试装置，适用于测试多个导电凸块，包括一支撑基板；以及分别设置于该支撑基板内的一第一探针、一第二探针以及多个双探针组，其中各双探针组包括两电性连结的第三探针。本发明所述的导电凸块测试装置与测试方法，可于凸块形成后立即应用，以便即时检验所形成的凸块品质以及所应用的凸块制程。
文档编号G01R31/26GK1779935SQ200510117350
公开日2006年5月31日 申请日期2005年11月2日 优先权日2004年11月2日
发明者郭彦良 申请人:台湾积体电路制造股份有限公司