专利名称：：集成电路测试方法及其相关电路的制作方法
技术领域：
：本发明涉及测试一集成电路，尤其涉及一种在不同测试阶段使用不同扫描链的集成电路测试方法及相关电路。
背景技术：
：为了测试一集成电路在制造过程中所产生的缺陷(fauU)，扫描链通常被使用来测试该集成电路。每一条扫描链连接该芯片中两个接点(pad)以及至少一触发器，且该扫描链的测试时间正比于该扫描链的长度，其中该扫描链的长度表示该扫描链上触发器的数量。因此，该扫描链上触发器的数量需要减少以节省测试时间。在相同的芯片设计下，芯片中触发器的数量是固定的，因此，为了节省测试时间，芯片中的扫描链数量应尽可能的多一些，扫描链数量越多，平均每一条扫描链上的触发器数量就越少。然而，在利用扫描链来测试集成电路的一已知方法中，因为该芯片封装后接脚(pin)数量的限制，该芯片中可用来测试该芯片的接点数量等于可用来测试该芯片的接脚数量。图1为已知芯片接点以及其封装接脚的(功能)示意图。如图所示，一封装(体)IOO包含有一芯片130以及多个接脚，这些接脚包含有用来接收控制信号的三个接脚112;用来接收测试扫描输入信号的六个接脚114;用来作为测试扫描输出端点的六个接脚116;以及一未使用4^脚118。芯片130包含有用来接收该控制信号的三个接点132;用来接收测试扫描输入信号的六个接点134;用来作为测试扫描输出端点的六个接点136;以及多个未使用接点138。封装100中每一个接脚连接芯片130中相对应的接点，且每个扫描输入接点134经由芯片130中多个触发器连接至相对应的扫描输出接点136以产生一扫描链。举例而言，一扫描输入端点134_1经由触发器连接至一扫描输出端点136-1以产生一第一扫描链；一扫描输入端点134—2经由触发器连接至一扫描输出端点136—2以产生一第二扫描链…等，另外扫描输出端点136与输入端点134各自连接至封装10G中相对应的接脚，因此，在封装100中可产生六条扫描链。一般而言，一芯片可以有多种不同的封装，且扫描链的数量是由具有最少接脚的封装来决定，因此，以图1所示的封装100作为具有最少接脚封装为例，九个未使用的接点138被浪费了且无法使用来产生扫描链。平均而言，图1所示的每条扫描链必需具有更多的触发器，因此，在该芯片被封装之前的测试或是当该芯片使用接脚多于封装100的封装时，许多接点以及接脚被浪费而导致更长的测试时间。
发明内容因此本发明的目的之一在于提供一种在不同测试阶段使用不同扫描链的集成电路测试方法及相关电路，以解决上述的问题。依据本发明的一实施例，一种集成电路测试方法包含有分别连接一芯片中多个接点(pad)以产生多条扫描链，其中每一条扫描链连接该芯片中两个接点以及至少一触发器；提供至少一选择单元，其中该选择单元依据该芯片封装后的多条可使用扫描链来决定一使用模式；以及依据该选择单元所决定的该使用模式来决定与该选择单元相对应的一目标触发器所连接的一目标扫描链。依据本发明的一实施例，其披露一种具有集成电路测试功能的芯片，该芯片包含有多条扫描链，分别连接一芯片中多个接点，其中每一条扫描链连接该芯片中两个接点以及至少一触发器；至少一选择单元，其中该选择单元依据该芯片封装后的多条可使用扫描链来决定一使用模式；以及依据该选择单元所决定的该使用模式来决定与该选择单元相对应的一目标触发器所连接的一目标扫描链。图1为芯片中接点以及封装中接脚的已知功能示意图。图2为依据本发明一实施例中的芯片接点以及其封装接脚的功能示意图。图3为本发明一实施例图2中所示选择单元的示意图。图4为本发明一实施例图2中所示芯片中扫描链、触发器以及选择单元的电路示意图。附图符号^兌明<table>tableseeoriginaldocumentpage6</column></row><table>具体实施例方式请参考图2,其为芯片接点以及其封装接脚的(功能)示意图。如图所示，一封装(体)200包含有一芯片230以及多个接脚，这些封装200的接脚包含有用来接收控制信号的三个接脚212;.用来接收扫描输入信号的六个接脚214;用来作为扫描输出端点的六个接脚216;以及用来接收一模式选择信号MODE-SEL的一特定接脚218。芯片230包含有多个接点与多个多个选择单元300;其中，多个接点包含用来接收控制信号的三个接点232;用来接收扫描输入信号的十个接点234;用来作为扫描输出端点的十个接点236;以及用来接收一模式选择信号M0DE_SEL的一特定接点238。封装200中每一个接脚连接芯片230中相对应的接点，且芯片230中每个扫描输入接点234经由多个触发器连接至相对应的扫描输出接点236以产生一扫描链。举例而言，一扫描输入端点234_1经由触发器连接至一扫描输出端点236-1以产生一第一扫描链；一扫描输入端点234_2经由触发器连接至一扫描输出端点236—2以产生一第二扫描链...等，扫描输出端点236与输入端点234各自连接至封装200中相对应的接脚，因此，在封装200中可产生十条扫描链。在芯片230被封装前的测试中，有十条扫描链可以被使用且芯片230中扫描链的数量大于芯片130中扫描链的数量，因此，平均而言，芯片230中每条扫描链具有比芯片130中更少的触发器，而导致较短的测试时间。然而，因为封装200中接脚数量的限制，在芯片230被封装后只有六条扫描链可以被使用来测试芯片230,为了能够测试芯片230中所有的触发器，多个选择单元300在芯片230中被用来决定一使用模式，以切换一目标触发器至一目标扫描链。进一步的说明如下所示。请参考图3,其为图2中所示选择单元的示意图。如图所示，选择单元300包含有多个与门(ANDgate)310,其中每一个与门310的一输入端连接至一解码器320且另一输入端分别连接至相对应的扫描链；以及一或门(ORgate)330,其输入端连接至多个与门310的输出端，以产生选择单元300的一输出信号至一目标触发器340。选择单元300的功能在于决定目标触发器340由哪一条可使用扫描链来测试。举例而言，如果目标触发器340被决定由第二条扫描链来测试，解码器320所产生的一第二模式信号Mode—2被设定为1,而其它模式信号(Mode一l，Mode-3，...，Mode—N)则全部被设定为0。因此，除了与门310—2之外，其它与门310的输出均为0，而或门330的输出信号(亦即选择单元300的输出信号)则会和第二扫描链上的信号相同。依据以上所披露的内容，目标触发器340接收一扫描链上的信号，且该信号相对应于依据一特定逻辑值(例如'T，)来设定的一模式信号，亦即如果模式信号Mode-l被设定为1，目标触发器340接收来自该第一扫描链的信号；如果模式信号Mode-3被设定为1,目标触发器340接收来自该第三扫描链的信号。简单来说，选择单元300提供一信号传输路径，其信号路径连接目标触发器340以及被一模式信号选择的一可使用的扫描链。请注意，图3所示的数字N表示芯片230中扫描链的数量，因此依据图2所示的实施例，数字N等于十，亦即表示有十个与门以及十个模式信号。在本例中，解码器320被用来依据输入的模式选择信号MODE-SEL来决定哪一个模式信号被设定为逻辑信号"1"。然而，图3所示的解码器的硬件架构只是本发明的一实施选择，本发明并不以此为限；依据本发明的各种不同的实施选择，任何可以桥接目标触发器340以及一可使用扫描链的逻辑电路均可用来作为选择单元300。请注意，在接下来的叙述中，第一使用模式表示选择单元传输第一扫描链上的第一扫描输入信号至相对应的目标触发器；第二使用模式表示选择单元传输第二扫描链上的第二扫描输入信号至相对应的目标触发器；第三使用模式表示选择单元传输第三扫描链上的第三扫描输入信号至相对应的目标触发器。请参考图4，其为图2所示芯片中扫描链、触发器以及选择单元的电路示意图。为了简明起见，图4仅包含三条扫描链且每条扫描链包含两个触发器，在此电路中，一第一扫描链410包含有两个触发器412以及414;一第二扫描链420包含有两个触发器422以及424;—第三扫描链430包含有两个触发器432以及434。此外，四个选择单元300—1、300-2、300-3、300_4分别被连接至触发器422、414、424、434的输入端。在该芯片被封装前的测试中，选择单元300—1被设定在第二使用模式(相对应的触发器422接收来自第二扫描链420的第二扫描输入信号)且选择单元300_2被设定在第一使用模式(相对应的触发器414接收来自第一扫描链410的第一扫描输入信号)；此外，选择单元300-3被设定在第二使用模式(相对应的触发器424接收来自第二扫描链420的第二扫描输入信号)且选择单元300-4被设定在第三使用模式(相对应的触发器434接收来自第三扫描链430的第三扫描输入信号)。依据上述选择单元的使用模式设定，该第一扫描输入信号依序传输至触发器412以及414;该第二扫描输入信号依序传输至触发器422以及424;该第三扫描输入信号依序传输至触发器432以及434。然而，如果第二扫描链420在该芯片封装之后为一不可使用扫描链，选择单元300_1、300—2、300—3、300—4的使用模式设定需要被修正以使得触发器422以及424可以被测试。在该芯片被封装后的测试中，选择单元300-1被设定在第一使用模式(触发器422接收来自第一扫描链410的第一扫描输入信号)且选择单元300-2被设定在第二使用模式(触发器414接收来自第二扫描链420的第二扫描输入信号)。此外，选择单元300_3被设定在第三使用模式(触发器424接收来自第三扫描链430的第三扫描输入信号)且选择单元300—4被设定在第二使用模式(触发器434接收来自第二扫描链420的第二扫描输入信号)。依据上述选择单元的使用模式设定，该第一扫描输入信号依序传输至触发器412、422、414,且该第三扫描输入信号依序传输至触发器432、424、434。因此，通过改变每个选择单元的使用模式，目标触发器可以接收到来自不同扫描链上的信号。在已知集成电路测试方法中，不i仑该测试在该芯片封装之前或是之后进行，只有两条扫描链410以及430被使用来进行测试且每条扫描链具有三个触发器。然而，依据本发明的实施例，当该芯片被封装前进行测试或是在该芯片使用一较多接脚的封装后进行测试时，额外的扫描链420加入使得每条扫描链只具有两个触发器，因此扫描链的长度确实减少且测试的花费也降低。请注意，图4所示扫描链以及触发器的数量，以及该选择单元的位置只是一实施例，在不违背本发明精神的前提下，扫描链以及触发器的数量以及选择单元的位置可以依据设计者的考虑来决定，这些设计上的变化均属于本发明的范围之内。请注意，在本发明实施例中，所有可以用来测试的接点都被使用来产生扫描链，然而，本发明并不以此为限，当芯片封装前可使用扫描链的数量大于芯片封装后可使用扫描链的数量时，使用选择单元来切换不同扫描链上的不同扫描输入信号的任何方法均在本发明的范围之内。以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。权利要求1.一种集成电路测试方法，其包含有将一芯片中多个接点两两相连接，用以产生多条扫描链，每一条扫描链中还连接至少一触发器；提供至少一选择单元于该芯片中，其中该选择单元依据该芯片封装后的多条可使用扫描链来决定一使用模式；以及依据该选择单元所决定的该使用模式来决定与该选择单元相对应的至少一目标触发器与所连系的一目标扫描链。2.如权利要求1所述的集成电路测试方法，其中该多条扫描链所连接的接点，对应于该芯片可用于测试的所有接点。3.如权利要求1所述的集成电路测试方法，其中该目标扫描链为该芯片封装后的一可使用扫描链，且该选择单元耦接于该目标扫描链以及该芯片封装后的一不可使用扫描链，利用该选择单元以传输该目标扫描链上的一信号通过该芯片封装后该不可使用扫描链上的该目标触发器。4.如权利要求1所述的集成电路测试方法，其中该目标扫描链为该芯片封装后的一不可使用扫描链，且该选择单元耦接于该目标扫描链以及该芯片封装后的一可使用扫描链，用来传输该目标扫描链上的一信号至该芯片封装后的该可使用扫描链上的该目标触发器。5.如权利要求1所述的集成电路测试方法，其还包含有输入一模式选择信号至该芯片中的一特定接点，用来控制该选择单元以决定该使用模式，其中，该特定接点不做为测试该芯片的任一该接点。6.—种具有集成电路测试功能的芯片，其包含有多条扫描链，其中每一条扫描链连接该芯片中两个接点与至少一触发器；以及至少一选择单元，其中该选择单元依据该芯片封装后的多条可使用扫描链来决定一使用模式，其中，依据该选择单元所决定的该使用模式来决定与该选择单元相对应的至少一目标触发器与所连接的一目标扫描链。7.如权利要求6所述的芯片，其中该多条扫描链所连接的接点，对应于该芯片可用于测试的所有接点。8.如权利要求6所述的芯片，其中该目标扫描链为该芯片封装后的一可使用扫描链，且该选择单元耦接于该目标扫描链以及该芯片封装后的一不可使用扫描链，利用该选择单元以传输该目标扫描链上的一信号通过该芯片封装后的该不可使用扫描链上的该目标触发器。9.如权利要求6所述的芯片，其中该目标扫描链为该芯片封装后的一不可使用扫描链，且该选择单元耦接于该目标扫描链以及该芯片封装后的一可使用扫描链，用来传输该目标扫描链上的一信号至该芯片封装后的该可使用扫描链上的该目标触发器。10.如权利要求6所述的芯片，其还包括一特定接点，用来接收控制该选择单元的一模式选择信号以决定该使用模式，该特定接点不做为测试该芯片的任一该接点。全文摘要一种集成电路测试方法包含有分别连接一芯片中多个接点(pad)以产生多条扫描链，其中每一条扫描链连接该芯片中两个接点以及至少一触发器；提供至少一选择单元，其中该选择单元依据该芯片封装后的多条可使用扫描链来决定一使用模式；以及依据该选择单元所决定的该使用模式来决定与该选择单元相对应的一目标触发器所连接的一目标扫描链。文档编号G01R31/28GK101387685SQ200710166688公开日2009年3月18日申请日期2007年11月5日优先权日2007年9月11日发明者江忠信申请人:扬智科技股份有限公司