用于测试堆叠管芯的系统和方法
【专利摘要】本发明公开了用于测试管芯堆叠件中的管芯并且插入修复电路的系统和方法，当启用修复电路时，该修复电路补偿管芯堆叠件中的延迟缺陷。确定管芯内和管芯间时序裕量值以确立管芯堆叠件中哪个管芯或者哪些管芯受益于修复电路的插入。本发明还提供了用于测试堆叠管芯的系统和方法。
【专利说明】用于测试堆叠管芯的系统和方法
【技术领域】
[0001]本发明一般地涉及半导体【技术领域】，更具体地来说，涉及用于测试管芯堆叠件中管芯的系统和方法。
【背景技术】
[0002]三维(“3D”)和/或2.5D集成电路(“1C”)在半导体结构中变得非常流行。增加的管芯密度和与制造这些管芯相关的成本规定了对管芯进行的测试必须充分利用所有的好管芯。好像每个管芯都作为独立的管芯使用一样，一次测试一个管芯的当前测试方案没有考虑管芯可以堆叠在一起并且作为堆叠件工作的事实。因此，管芯可能通不过典型的测试机制，例如，通常会放弃包括检查管芯中存在的延迟的速度测试的测试机制。当考虑管芯可以堆叠在一起并且作为堆叠件工作的事实时，这些测试机制可以不必扩大管芯故障率和提闻成本。
[0003]管芯内的故障通常可以分成两类:硬缺陷和软缺陷。硬缺陷(例如，固定故障)通常易于检测并且通常为总是出现并且导致永久性故障的那些类型的故障。另一方面，软缺陷更难检测并且可以基于缺陷尺寸造成管芯内的电路的附加延迟。软缺陷的实例包括阻抗通路以及管芯内部件之间的部分错误连接。这些软缺陷中的每一种缺陷以及其他类型的软缺陷都会导致管芯内的时序延迟。
[0004]无论以独立的方式还是作为管芯堆叠件的一部分工作的每个管芯通常都具有包括时序裕量时间的时序预算，例如，在将锁存的数据位发送至相同管芯内的下一个部件或者管芯堆叠件中的另一个管芯之前，数据位到达数据存储电路时的时间和数据存储电路锁存数据位时的时间之间的时间。在大多数情况下，管芯堆叠件中的每个管芯在它自己时钟域内工作。由于用于管芯堆叠件内的管芯的不同时钟域不必准确同步，所以存在更充分利用管芯堆叠件内的管芯之间的时序差的机会。
【发明内容】
[0005]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于补偿管芯堆叠件中的延迟缺陷的方法，所述方法包括以下步骤:(a)确定用于所述管芯堆叠件中的第一管芯和第二管芯之间的第一管芯间路径的第一时序裕量值；(b)确定用于所述第一管芯和所述第二管芯之间的第二管芯间路径的第二时序裕量值；(C)将所述第一时序裕量值与所述第二时序裕量值进行比较；以及(d)将到达所述第一管芯中的数据存储电路的时钟信号延迟预定量。
[0006]在该方法中，所述预定量的延迟是可编程的。
[0007]在该方法中，可选择所述预定量的延迟。
[0008]在该方法中，所述预定量小于或者等于所述第一时序裕量值和所述第二时序裕量值中的较小者。
[0009]在该方法中，所述第一管芯在第一时钟域中工作并且所述第二管芯在第二时钟域中工作。
[0010]在该方法中，所述数据存储电路为从所述第一管芯向所述第二管芯发送数据信号的扫描触发器电路。
[0011]根据本发明的另一方面，提供了一种用于测试管芯堆叠件的方法，所述方法包括以下步骤:(a)确定用于所述管芯堆叠件中的第一管芯的管芯内时序裕量值；(b)确定用于所述管芯堆叠中的所述第一管芯和第二管芯之间的第一管芯间路径的第一时序裕量值；
(c)确定用于所述第一管芯和所述第二管芯之间的第二管芯间路径的第二时序裕量值；以及(d)如果所述第一时序裕量值和所述第二时序裕量值都大于所述管芯内时序裕量值，则在所述第一管芯中插入修复电路。
[0012]该方法进一步包括以下步骤:(e)启用所述修复电路，以将到达所述第一管芯中的数据存储电路的时钟信号延迟预定量。
[0013]在该方法中，所述预定量的延迟是可编程的。
[0014]在该方法中，可选择所述预定量的延迟。
[0015]在该方法中，所述预定量小于或者等于所述第一时序裕量值和所述第二时序裕量值中的较小者。
[0016]在该方法中，所述第一管芯在第一时钟域中工作并且所述第二管芯在第二时钟域中工作。
[0017]在该方法中，所述数据存储电路为从所述第一管芯向所述第二管芯发送数据信号的扫描触发器电路。
[0018]根据本发明的又一方面，提供了一种用于补偿具有第一管芯和第二管芯的管芯堆叠件中的延迟缺陷的系统，所述系统包括:所述第一管芯，包括:第一数据存储电路；第一路径，用于将信息传送至所述第一数据存储电路，所述第一路径具有第一路径时序裕量值并且所述第一路径具有已知缺陷值；和修复电路，可操作地连接至所述第一数据存储电路；以及所述第二管芯，可操作地连接至所述第一管芯，所述第二管芯包括:第二数据存储电路；和第二路径，用于将信息从所述第一数据存储电路传送至所述第二数据存储电路，所述第二路径具有第二路径时序裕量值，其中，如果所述缺陷值大于所述第一路径时序裕量值，并且如果所述缺陷值小于或者等于所述第二路径时序裕量值，则所述修复电路将到达所述第一数据存储电路的时钟信号延迟预定量。
[0019]在该系统中，所述第二管芯进一步包括:第三数据存储电路；以及第三路径，用于将信息从所述第一数据存储电路传送至所述第三数据存储电路，所述第三路径具有第三路径时序裕量值，其中，所述第三路径时序裕量值大于所述第二路径时序裕量值。
[0020]在该系统中，所述预定量是可编程的。
[0021]在该系统中，可选择所述预定量。
[0022]在该系统中，所述预定量近似等于所述第二路径时序裕量值和第三路径时序裕量值中的较小者，并且所述第三路径时序裕量值与用于将信息从所述第一数据存储电路传送至所述第二管芯中的第三数据存储电路的第三路径有关。
[0023]在该系统中，所述第一管芯在第一时钟域中工作并且所述第二管芯在第二时钟域中工作。
[0024]在该系统中，所述第一数据存储电路为响应于所述第一时钟域中的时钟信号从所 述第一管芯向所述第二管芯发送数据信号的扫描触发器电路。
【专利附图】
【附图说明】
[0025]图1是表示示出一个管芯中的缺陷的现有技术管芯堆叠件中两个管芯的结构图，以及用于具有缺陷的管芯的示例性时序图。
[0026]图2是根据本发明主题的实施例表示示出具有缺陷的管芯中的示例性修复电路的管芯堆叠件中的两个管芯的结构图。
[0027]图3是根据本发明主题的实施例表示示出缺陷的管芯中的示例性修复电路的管芯堆叠件中的两个管芯的结构图，以及用于具有缺陷的管芯的示例性时序图。
[0028]图4为根据本发明主题的实施例的用于补偿管芯堆叠件中管芯的延迟缺陷的方法流程图。
[0029]图5为根据本发明主题的实施例的用于测试管芯堆叠件的方法流程图。
【具体实施方式】
[0030]结合附图，其中，将相同的数字标号提供给相同的元件以便于本发明主题的理解，描述了用于测试管芯堆叠件中的管芯以及用于补偿管芯堆叠件中管芯的延迟缺陷的系统和方法的各种实施例。另外，公开了用于插入修复电路的系统和方法，该修复电路在启用时补偿管芯堆叠件中的延迟缺陷。确定管芯内和管芯间时序裕量值(slack value)以确立管芯堆叠件中哪个管芯或者哪些管芯将受益于修复电路的插入。为了更充分理解本发明主题，可应用电路的简要描述是有益的。
[0031]图1是表示示出一个管芯中的缺陷的现有技术的管芯堆叠件中的两个管芯的结构图，以及用于具有缺陷的管芯的示例性时序图。管芯1110和管芯2120示出为管芯堆叠件的部分。管芯I包括标示为EFO的数据存储电路111,以及标示为EFl的数据存储电路112。这些数据存储电路可以为包括但不限于触发器、锁存器以及扫描触发器(可以包含数据和扫描/测试输入)的本领域已知的任何类型。尽管ER)和EFl描述为相同类型的数据存储电路，但是ER)和EFl不必为相同的。在图1所示的实施例中，ER)为用于数据输入管芯I的扫描触发器，并且EFl为用于数据输出管芯I并且发送至管芯2的扫描触发器。如本领域已知，ER)和EFl的每个均包括输入线和输出线。本发明主题最感兴趣的，如图所示，这些输入之一包括本文中标不为CLKl的时钟信号。对于EFl来说，时钟信号CLKl标不为140。如图所示，输入中的另一个是标示为在ER)和EFl中的“D”的数据输入。如图所示，来自ER)和EFl的数据输出线标示为在ER)和EFl中的“Q”。
[0032]管芯I还包括逻辑电路114。将FFO的数据输出(本文标示为FF0-Q)输入至逻辑电路114。然而，缺陷113存在于FFO-Q和逻辑电路114之间的连接。如以下更详细地阐述的，缺陷113引入FFO和FFl之间的延迟。
[0033]在管芯I内，FFO和FFl之间的路径具有可以通过已知方法确定的时序预算或者时序余量，并且时序预算，或者时序余量被标示为HPl)或者称为备用路径(Slackpath) 131。由于备用路径131完全在管芯I内，所以备用路径131为管芯内备用路径。
[0034]就管芯2而言，管芯2包括数据存储电路121 (标示为FF2)以及数据存储电路122 (标示为FF3)。如上所述，FF2和FF3为在某个实施例中类似于FFO和FFl的数据存储电路。管芯2还包括到达FF2的数据输入线上的逻辑电路123，以及到达FF3上的数据输入线上的逻辑电路124。FF2和FF3通过标示为CLK2的时钟信号计时，CLK2可以为与CLKl相同或者与CLKl不同的时钟信号。因此，管芯I和管芯2在单独的时钟域中工作。在某些实施例中，FF2的时钟信号可以与FF3的时钟信号不同。
[0035]在操作中，FFl的输出，FFl-Q分别经由数据输入线FF2-D和FF3-D上的逻辑电路123和124分别输入FF2和FF3。FFl和FF2之间的路径具有可以通过已知的方法确定的时序预算或者时序余量，并且被标示为Adie2(PI)或者被称为备用路径132。由于备用路径132横跨管芯I和管芯2，所以备用路径132为管芯间备用路径。类似地，FFl和FF3之间的路径具有可以通过已知的方法确定的时序预算或者时序余量，并且被标示为Adie2(PZ)或者被称为备用路径133。由于备用路径133横跨管芯I和管芯2，所以备用路径133为管芯间备用路径。
[0036]现在注意力集中在图1中时序图，如图所示，描绘了具有从左到右经历的时间的各种时序事件。曲线140t示出了用于CLKl的典型信号。曲线141示出了通过逻辑电路114从FFO的数据输出Q(即，FF0-Q)到达FFl的数据输入线D( S卩，FF1-Q)的理论数据信号。如图所示，在如通过线151所示的时钟信号CLKl的上升沿之前，数据到达如通过线152所示的FF1-D。在所示的实施例中，如用于来自FFl的输出数据FF-Q的曲线143所示，CLKl的上升沿触发FFl使得锁存这时出现在FFl-D的信号。注意如曲线141所示，没有出现缺陷 113。
[0037]曲线142示出了通过逻辑电路114从FFO-Q到达FF1-D的类似的理论数据信号，但是在这种情况中缺陷113导致在FFl-D处接收的数据信号的延迟，缺陷尺寸113t。如通过线152所示，通过缺陷113插入的延迟作用导致数据信号在CLKl上升沿之后到达FF1-D。如上所述，CLKl上升沿的接收触发FFl使得锁存这时出现在FFl-D处的信号。然而，由于通过缺陷113引入的时间延迟113t，来自FFO-Q的数据信号在CLKl触发FFl时仍然没有到达FF1-D。因此，如曲线144所示，FFl锁存在FFl-Q处读取的不正确数据，并且在合适的时钟信号处，FFl-Q向管芯2发送错误的数据信号。
[0038]图2是表示图1中示出的管芯堆叠件的两个管芯的结构图，其中，包括管芯I中的示例性修复电路240。以上对于图1所述的是管芯I和管芯2的描述，以及它们的内部部件和路径。
[0039]关于图2中的管芯1，如图所示，修复电路240放置在FFl的时钟线中。时钟信号CLKl 140输入至修复电路240内而不是直接输入至FFl内。修复电路240还具有用于“FIX”信号245的输入，下文将说明用于“FIX”信号245的输入目的。图2的插入物示出了包括电路241和242和延迟243 (包括延迟值“ Λ ”)的修复电路240的示例性电路结构。在缺少FIX信号245时，修复电路240工作以传递时钟信号CLKl，而不向FFl添加延迟243作为时钟信号CLK1，140a。在存在FIX信号245情况下，修复电路240工作以向FFl传递时钟信号CLKl，但是增加延迟243作为时钟信号CLKla。本领域普通技术人员很容易理解，对于修复电路240所示的示例性电路结构实际上为非限制性的并且本文中预期以与上述的修复电路240类似的方式工作的其他电路结构。
[0040]通过延迟243添加到时钟信号CLKl的延迟量取决于备用路径132和备用路径133中可用的时序余量。如果通过缺陷113引入的延迟小于备用路径132和备用路径133中可用的时序余量，那么备用路径132或者备用路径133的较短者中的时序余量可以被修复电路240中延迟243 “借用”以克服源于管芯I中延迟113的影响。因此，延迟243中的延迟“ Δ”的最大值如下:
[0041 ] Δ≤ min ( ΛDIE2 (Pl)，ΔDIE2 (P2) ,...)
[0042]尽管在图2中仅示出两个管芯间备用路径，但是通过本发明主题期望多于两个管芯间备用路径。一旦确定用于“ Λ ”的最大延迟值，Λ的值就可以被设定为小于或者等于最大值的预定值。可选地，Δ可以在大量预定值之间进行选择并且还可以通过已知方法进行编程，其中，编程的值不需要硬线连接至修复电路240中。自然，如果通过缺陷113引入的延迟量小于管芯内备用路径131中的时序裕量值，则修复电路240不需要被启用以延迟243引入用于FFl的时钟信号CLKl中。
[0043]现在参考图3，呈现了表示图2所示的管芯堆叠件中的两个管芯的结构图。如上面图2所述的是管芯I和管芯2以及它们的内部部件和路线的描述，并且这里没有进行重复。除了管芯I和管芯2以外，图3还示出了用于管芯I的示例性时序图，该图3示出了缺陷113的作用和修复电路240的效果。如图所示，时间从左到右前进。
[0044]如上面图1中所述，曲线140t示出了用于CLKl的典型信号。曲线245t示出了使能修复电路240以插入时钟延迟243t (如上面有关图2所述，被称为器件243的延迟Λ )的理论FIX信号。曲线140at示出了修复电路240的输出，通过时钟延迟2443t的插入输入到FFl的延迟的时钟信号。注意时钟信号CLKla从时钟信号CLKl延迟时钟延迟量243t。
[0045]如上文中的图1所述，曲线141示出了通过逻辑电路114从FR)的数据输出Q(SP，FF0-Q)到达FFl的数据输入线D (B卩，FF1-D)。如图所示，在时钟信号CLKl上升沿(如通过线152所示)之前，数据到达FFl-D(如通过线151所示)。由于当启用修复电路240时，时钟信号CLKla从时钟信号CLKl延迟，所以在时钟信号CLKla的上升沿之前，数据到达FFl-D(如通过线151所示)。注意如曲线141所示，不存在缺陷113。
[0046]如上文中图1所述，曲线142示出了通过逻辑电路114从FFO-Q到达FFl-D的类似的理论数据信号，但是在这种情况下，在FFl-D处接收数据信号中，缺陷113引入了延迟，缺陷尺寸113t。尽管通过缺陷113插入的延迟的作用导致数据信号在CLKl的上升沿之后到达FFl-D (如通过线152所示)，由于FFl现在通过从CLKl延迟的CLKla(当修复电路240启用时)计时，所以数据信号在CLKla的上升沿之前到达FFl-D(如通过线353所示)。由于CLKla上升沿的接收现在触发FFl，所以锁存在CLKla的上升沿的接收时出现在FFl-D处的信号，如示例性时序图中所示，该信号为正确值。这在曲线144中示出，其中，FFl在时钟信号CLKl的上升沿处锁存正确数据值(如通过线353所示的)。因此，在用于向管芯2的传输的FFl-Q处出现正确的数据值。
[0047]因此，当启用修复电路240时，时钟延迟243t的插入克服了通过缺陷113引入的延迟作用。因此，尽管管芯I在作为独立的芯片工作时可能没有通过时序测试，并且因而已经抛弃，但是当管芯I在管芯堆叠件中工作，并且管芯I包括修复电路240时，管芯I的工作是可接受的并且不需要被抛弃。从而，结合不可接受管芯(在它本身上)与一个或者多个好管芯的管芯堆叠件导致可接受的管芯堆叠件以减少不必要的产量损失。
[0048]如本发明主题的实施例期望的，可以级联方式实施修复电路240，使得例如，单个FIX信号可以用于启用多于一个级联的修复电路。另外，堆叠件中不同管芯的测试可以产生可以用于可以对管芯重新排序的一系列可用备用路径列表，例如，以增加备用路径。因此，然后可能将修复电路添加到在位于具有管芯之间的时序裕量“借用”的最小值的管芯堆叠件中的最少数量的管芯。
[0049]考虑图4，根据本发明主题的实施例提出了用于补偿管芯堆叠件中的管芯的延迟缺陷的方法流程图。在框410中，确定用于管芯堆叠件中的第一管芯和第二管芯之间的第一管芯间路径的第一时序裕量值。第一管芯间路径开始于第一管芯中的第一电路，例如，触发器、锁存器或者扫描触发器。在框420中，确定用于管芯堆叠件中的第一管芯和第二管芯之间的第二管芯间路径的第二时序裕量值。第二管芯间路径也开始于第一管芯中的第一电路。在框430中，将第一时序裕量值与第二时序裕量值进行比较。在框440中，将到达第一管芯中的数据存储电路的时钟信号延迟预定量。当然，本领域普通技术人员很容易理解，上述程序可被扩大至任何数量的管芯间路径(例如，开始于第一管芯中的第一电路)。
[0050]考虑图5，根据本发明主题的另一种实施例提出了用于测试管芯堆叠件的方法流程图。在框510中，确定用于管芯堆叠件中的第一管芯的管芯内时序裕量值。在框520中，确定用于管芯堆叠件中的第一管芯和第二管芯之间的第一管芯间路径的第一时序裕量值。在框530中，确定用于第一管芯和第二管芯之间的第二管芯间路径的第二时序裕量值。在框540中，如果第一时序裕量值和第二时序裕量值都大于管芯间时序裕量值，则修复电路插入第一管芯中。在附加的实施例中，修复电路被启用使得将到达第一管芯中的数据存储电路的时钟信号延迟预定量。
[0051]在一种实施例中，在测试堆叠件之后，具有两个步骤程序。作为第一步骤，确定修复电路是否应该插在管芯堆叠件中的管芯中，例如，如图2所示，修复电路240放置在FFl的时钟线中。作为第二步骤，测试堆叠件(修复电路不启用)并且如果堆叠件通不过测试，确定翻转失败(例如，图2中的FFl)是否已经添加修复电路。如果翻转失败已经添加了修复电路，则启用修复电路并且再次进行测试。如果堆叠件通过第二次测试运行，则添加修复电路的管芯被视为好管芯。如果堆叠件没有通过第二次测试运行或者如果修复电路没有添加到失败的翻转，具有失败翻转的管芯被丢弃为坏管芯。
[0052]在一种实施例中，上述第一步骤(插入修复电路)的示例性程序如下:
[0053]D: set of dies in the stack
for cach die di in D {
P(di) = {}; P(di) = gel_critical_paths(di)
for cach path p in P(di) {
f = gct cnd ilop (p)
Smin — 0,
Ibr cach die dk (丨^ in D {
P(di,dk) = (J; P(di,dk) = get_intcr_dic_critical_path(f,di,dk);
ior cach path sp in P(di,dk) {
slack = gct slack ibr palh (sp);
if (srain > slack) {smin = slack};
}
[0054]
}
insert proposed rtpair circuitry at flop f with maximum allowed
delay as Smin
}
}
[0055]本领域普通技术人员会理解，通过本发明主题期望其他类似的程序并且用于第一步骤的以上示例性程序不旨在以任何方式限制本发明主题。
[0056]在一种实施例中，用于上述第二步骤(测试管芯堆叠件)的示例性程序如下:
[0057]D: set of dies in the stack
ior cach die di in L) {
P = generate—test—paUems(di);
apply test pallcrns on ATE;
ii'tesi pass {
good die.= true; goto NEXT—DIE;}
lIsl (
die repair = false;
for each failing pattern pi {
f = get failing flop(pi);
if(has repair circuit(f) == true) {
enable the repair and retest the pattern;
i('(pattern fail) {
good die = false; goto NEXT—DIE;}
else {good die = true.1
}
else {
good die = false; goto NEXT DIE;}
}
}
[0058]
NEXT DIE:1f(good die = true) {mark die as good die;)else {mark die as defective die;}
}
[0059]本领域普通技术人员会理解，通过本发明主题期望其他类似的程序并且用于上面第二步骤的示例性程序不旨在以任何方式限制本发明主题。在上面示例性程序中，“ATE”为如本领域中已知的“自动测试设备”
[0060]根据本发明主题的实施例，一种用于补偿管芯堆叠件中的延迟缺陷的方法包括:确定用于所述管芯堆叠件中第一管芯和第二管芯之间的第一管芯间路径的第一时序裕量值；确定用于所述第一管芯和第二管芯之间的第二管芯间路径的第二时序裕量值；将所述第一时序裕量值与所述第二时序裕量值比较；以及将到达所述第一管芯中的数据存储电路的时钟信号延迟预定量。[0061]根据本发明主题的另一种实施例，一种用于测试管芯堆叠件的方法包括:确定用于所述管芯堆叠件中的第一管芯的管芯内时序裕量值；确定用于所述管芯堆叠件中的所述第一管芯和第二管芯之间的第一管芯间路径的第一时序裕量值；确定用于所述第一管芯和第二管芯之间的第二管芯间路径的第二时序裕量值；以及如果所述第一时序裕量值和所述第二时序裕量值都大于所述管芯内时序裕量值，则在所述第一管芯中插入修复电路。
[0062]根据本发明主题的又一种实施例,一种用于补偿具有第一管芯和第二管芯的管芯堆叠件中的延迟缺陷的系统，该系统包括具有第一数据存储电路的第一管芯；用于将信息传送至第一数据存储电路的第一路径，其中，第一路径具有第一路径时序裕量值和已知的缺陷值；以及可操作连接至所述第一数据存储电路的修复电路。可操作连接至所述第一管芯的所述第二管芯，所述第二管芯包括第二数据存储电路；以及用于从所述第一数据存储电路将信息传送至所述第二数据存储电路的第二路径，其中，所述第二路径具有第二路径时序裕量值。在操作中，如果所述缺陷值大于所述第一路径时序裕量值，并且如果所述缺陷值小于或者等于所述第二路径时序裕量值，则所述修复电路将到达所述第一数据存储电路的时钟信号延迟预定量。
[0063]尽管已经描述了本发明主题的一些实施例，但是应该理解，所述的实施例仅是说明性的并且本发明的范围仅由符合全部等效范围时的所附权利要求限定，本领域普通技术人员阅读本文后，自然会想到许多变形和更改。
【权利要求】
1.一种用于补偿管芯堆叠件中的延迟缺陷的方法，所述方法包括以下步骤: (a)确定用于所述管芯堆叠件中的第一管芯和第二管芯之间的第一管芯间路径的第一时序裕量值； (b)确定用于所述第一管芯和所述第二管芯之间的第二管芯间路径的第二时序裕量值； (C)将所述第一时序裕量值与所述第二时序裕量值进行比较；以及 (d)将到达所述第一管芯中的数据存储电路的时钟信号延迟预定量。
2.根据权利要求1所述的方法，其中，所述预定量的延迟是可编程的。
3.根据权利要求1所述的方法，其中，可选择所述预定量的延迟。
4.根据权利要求1所述的方法，其中，所述预定量小于或者等于所述第一时序裕量值和所述第二时序裕量值中的较小者。
5.根据权利要求1所述的方法，其中，所述第一管芯在第一时钟域中工作并且所述第二管芯在第二时钟域中工作。
6.根据权利要求1所述的方法，其中，所述数据存储电路为从所述第一管芯向所述第二管芯发送数据信号的扫描触发器电路。
7.一种用于测试管芯堆叠件的方法，所述方法包括以下步骤: (a)确定用于所述管芯堆 叠件中的第一管芯的管芯内时序裕量值； (b)确定用于所述管芯堆叠中的所述第一管芯和第二管芯之间的第一管芯间路径的第一时序裕量值； (C)确定用于所述第一管芯和所述第二管芯之间的第二管芯间路径的第二时序裕量值；以及 (d)如果所述第一时序裕量值和所述第二时序裕量值都大于所述管芯内时序裕量值，则在所述第一管芯中插入修复电路。
8.根据权利要求7所述的方法，进一步包括以下步骤: (e)启用所述修复电路，以将到达所述第一管芯中的数据存储电路的时钟信号延迟预定量。
9.根据权利要求7所述的方法，其中，所述预定量的延迟是可编程的。
10.一种用于补偿具有第一管芯和第二管芯的管芯堆叠件中的延迟缺陷的系统，所述系统包括: 所述第一管芯，包括: 第一数据存储电路； 第一路径，用于将信息传送至所述第一数据存储电路，所述第一路径具有第一路径时序裕量值并且所述第一路径具有已知缺陷值；和 修复电路，可操作地连接至所述第一数据存储电路；以及 所述第二管芯，可操作地连接至所述第一管芯，所述第二管芯包括: 第二数据存储电路；和 第二路径，用于将信息从所述第一数据存储电路传送至所述第二数据存储电路，所述第二路径具有第二路径时序裕量值， 其中，如果所述缺陷值大于所述第一路径时序裕量值，并且如果所述缺陷值小于或者等于所述第二路径时序裕量值，则所述修复电路将到达所述第一数据存储电路的时钟信号延 迟预定量。
【文档编号】G01R31/00GK103543351SQ201210398031
【公开日】2014年1月29日 申请日期:2012年10月18日 优先权日:2012年7月11日
【发明者】桑迪·库马·戈埃尔 申请人:台湾积体电路制造股份有限公司