一种测试器和基于fpga的测试器的制造方法

一种测试器和基于fpga的测试器的制造方法
【专利摘要】本发明公开了一种测试器和基于FPGA的测试器，测试器用于对电子元件性能进行测试，对被测元件的输入输出线路的电平值、只量化调整到各种被测元件所要求的相应电平范围中的一个电平点或几个电平点；通过减少电平值被量化调整的电平点数目来简化测试器中的测试电路。测试器包括与被测元件连接的FPGA、用于直接驱动被测元件同时直接接受被测元件的输出信号，并对所述输出信号进行处理。本发明通过FPGA直接驱动被测元件，接收被测元件的输出信号并对输出信号进行处理，使FPGA作为一种可程控延迟线及测试针电子驱动线路，具有测试针电子线路的功能，大大缩小延迟线的物理尺寸，实现测试针电子线路微型化，提高了性能同时减小生产成本。
【专利说明】-种测试器和基于FPGA的测试器

【技术领域】
[0001] 本发明涉及电子测试【技术领域】，尤其涉及一种测试器和基于FPGA的测试器。

【背景技术】
[0002] 测试针电子线路是一种输入输出电压可连续调整并可控的专用线路，用于测试输 入输出电压不同的电子器件；但其存在以下缺点：1、因为测试针电子线路是专用于测试器 的，应用范围较窄导致其生产制造量少。2、由于其需要实现对电压进行可控连续调节的功 能，要求达到高速运行十分困难、功耗很大从而产生大的热量，因散热问题而无法微型化， 且其设计和制造成本很高。另外目前的集成电路测试设备系统中的可编程调控延迟线电 路用的是独立元件，即不是和测试针电子线路（即直接与被测元件相接的电路）集成在同一 元件内，导致现有技术中无法将测试针电子线路微型化，从而不但成本高而且无法高速测 试低驱动能力的元件。
[0003] FPGA (Field - Programmable Gate Array),即现场可编程门阵列，其作为专用集 成电路领域中的一种半定制电路，可以解决定制电路的不足，新型的FPGA元件还克服了原 有可编程器件门电路数有限的缺点。正常应用FPGA时和别的集成电路器件相接都是与固 定的集成电路器件固定相接为的是去完成一种所需功能而不是去测试与之连接的各种不 同的集成电路器件。虽然目前测试设备有用FPGA来作为其中的部分器件但并非用FPGA直 接测试与之直接相接的集成电路或电子元件有鉴于此，现有技术有待改进和提高。


【发明内容】

[0004] 鉴于现有技术的不足，本发明目的在于提供一种测试器和基于FPGA的测试器，其 具有测试针及可调测试信号生成功能(可编程调控延迟线电路是其重要组成部分）的FPGA 或同等电子线路；旨在解决现有技术中无法将测试针电子线路微型化的问题。
[0005] 本发明的技术方案如下： 一种测试器，用于对电子元件性能进行测试，其中，所述测试器用于测试被测元件的输 入输出线路的电平值、只量化地调整到各种被测元件所要求的相应电平范围中的一个电平 点或几个电平点。
[0006] 所述的测试器，其包括：与被测元件连接的FPGA、用于直接驱动被测元件同时直 接接收被测元件的输出信号，并对所述输出信号进行处理。
[0007] 所述的测试器中，所述FPGA的输出输入电平可调，能兼容各种电平的被测元件， 具有测试针功能。
[0008] 所述的测试器中，所述FPGA中包括一可调延时模块。
[0009] 所述的测试器中，其特征在于，所述可调延时模块用于对测试数据信号进行延 时、以及对脉冲波形进行调整后驱动被测元件。
[0010] 所述的测试器中，所述可调延时模块用于对被测元件输出信号和测试数据对比时 间进行调整。 toon] 所述的测试器中，所述可调延时模块用于对被测元件输出信号和测试数据对比时 间进行调整。
[0012] 所述的测试器中，所述的FPGA包括一可调延时模块。
[0013] 所述的测试器中，所述可调延时模块用于对测试数据信号进行延时、以及对脉冲 波形进行调整后驱动被测元件。
[0014] 所述的测试器中，所述可调延时模块用于对被测元件输出信号和测试数据对比时 间进行调整。
[0015] 所述的测试器中，所述可调延时模块用于对被测元件输出信号和测试数据对比时 间进行调整。
[0016] 一种基于FPGA的测试器，用于对与FPGA连接的被测元件进行测试，其包括：与被 测元件连接的FPGA、用于直接驱动被测元件同时直接接收被测元件的输出信号，并对所述 输出信号进行处理。
[0017] 所述的基于FPGA的测试器中，所述FPGA的输出输入电平可调，能兼容各种电平的 被测元件，具有测试针功能。
[0018] 所述的基于FPGA的测试器中，所述FPGA中包括一可调延时模块。
[0019] 所述的基于FPGA的测试器中，所述可调延时模块用于对测试数据信号进行延时、 以及对脉冲波形进行调整后驱动被测元件。
[0020] 所述的基于FPGA的测试器中，所述可调延时模块用于对被测元件输出信号和测 试数据对比时间进行调整。
[0021] 所述的基于FPGA的测试器中，所述可调延时模块用于对被测元件输出信号和测 试数据对比时间进行调整。
[0022] 所述的基于FPGA的测试器中，所述的FPGA包括一可调延时模块。
[0023] 所述的基于FPGA的测试器中，所述可调延时模块用于对测试数据信号进行延时、 以及对脉冲波形进行调整后驱动被测元件。
[0024] 所述的基于FPGA的测试器中，所述可调延时模块用于对被测元件输出信号和测 试数据对比时间进行调整。
[0025] 所述基于FPGA的测试器中，所述可调延时模块用于对被测元件输出信号和测试 数据对比时间进行调整。
[0026] 相较于现有技术，本发明提供的测试器和基于FPGA的测试器，用于测试被测元件 的输入输出线路的电平值、只量化地调整到各种被测元件所要求的相应电平范围中的一个 电平点或几个电平点，从而简化测试器中的测试电路，减少成本并缩小其体积；所述测试器 包括与被测元件连接的FPGA，通过FPGA直接驱动被测元件，并接收被测元件的输出信号， 同时还对输出信号进行处理，这一 FPGA包括了可程控延迟线及测试针电子驱动线路，实现 了测试针电子线路微型化，提高了性能减小了生产成本。

【专利附图】

【附图说明】
[0027] 图1为本发明的测试器总结构框图。
[0028] 图2为本发明的测试器中单路延时模块的示意图。
[0029] 图3为本发明的测试器中时钟脉宽调整的示意图。
[0030] 图4为本发明的测试器中复位产生电路和时钟产生电路的应用实施例示意图。
[0031] 图5为本发明的测试器中数据产生电路的示意图。
[0032] 图6为本发明的测试器中I/O控制信号产生电路的示意图。
[0033] 图7为本发明的测试器中使能信号产生电路的示意图。
[0034] 图8为本发明的测试器中单个延时选择电路的示意图。
[0035] 图9为本发明的测试器一应用实施例的示意图。

【具体实施方式】
[0036] 本发明利用FPGA输入输出电压范围可调控到大多数集成电路的输入输出范围这 一特点，提供一种测试器和基于FPGA的测试器。所述测试器用于测试被测元件的输入输出 线路的电平值、只量化地调整到各种被测元件所要求的相应电平范围中的一个电平点或几 个电平点，在本实施例中选取所述相应电平范围的中点；而并非是现有技术中将输入输出 线路的电平值平均连续地调整到所述标准电平范围内或外的多个电平点上；通过使所述电 平值被量化调整的电平点数目减少从而简化测试器中的测试电路。
[0037] 进一步地，所述测试器中包括与被测元件连接的FPGA。现有技术中FPGA常用于电 路设计、产品设计和系统设计；目前还没有设计人员将FPGA中电路作为测试针电路使用。 本发明将测试器中的FPGA直接与被测元件连接，由FPGA输出相应的电压信号直接驱动被 测元件，同时所述FPGA还能接收被测元件的输出信号，并对该输出信号进行相应的处理， 如与已知正确输出数据比较；使所述FPGA具有测试针功能和可调测试信号生成功能，且所 述FPGA的输出输入电平可调，能兼容各种电平的被测元件。进一步地，本发明在FPGA里设 置一可调延时模块来实现上述FPGA的作用。
[0038] 在本实施例中，所述FPGA的型号为LFSC3GA80-5FCN1704,其包括208个1. 5GHZ 的 LVDS (Low-Voltage Differential Signaling，低压差分信号传输）接口，16 个 2GHZ 的 SERDES (并串行与串并行转换器)，以及16个2. 5GHZ的高速串行接口、能将输入的数据转 换成500MHZ 708比特的数据并行输出。为使本发明的目的、技术方案及效果更加清楚、明 确，以下对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发 明，并不用于限定本发明。
[0039] 请参阅图1，其为本发明的测试器总结构框图，如图1所示，在FPGA里设置的可调 延时模块包括单路延时模块和输入输出接口，所述输入输出接口连接单路延时模块。请同 时参阅图2,该测试装置的工作原理主要遵循三步： 1、先根据待测电子元件的参数要求，如其待测引脚的输入输出信号时序延迟范围和信 号模式，发送相应的测试数据对单路延时模块内的各个电路的延时时间的控制方式进行调 整，将单路延时模块内的延时时间设置成待测电子元件测试设计要求的数值。
[0040] 2、接着由 LVDS(Low Voltage Differential Signaling，低压差分信号)及 SERDES (并串行与串并行转换器）输入测试数据信号包括驱动/对比信号，I/O控制信号及忽略信 号传输至各自单路延时模块中、以及将500兆系统时钟信号的高电平宽度缩窄后传输至另 外单路延时模块中；各单路延时模块根据前面已经设置好的延时时间的控制方式、对待上 述各信号按照调整后的延时时间进行相应的延时和脉宽调制，生成相应的第一输出数据信 号、第一驱动信号，第一对比信号，第一 I/O控制信号，第二I/O控制信号，和第一忽略信号。
[0041] 3、最后根据第一 I/O控制信号如等于1，将第一输出数据信号输出驱动至被测器 件输入端管脚。另外根据第二I/O控制信号如等于〇,将被测器件输出端信号直接从FPGA 输入管脚输入进FPGA内成为比较数据与第一对比信号、第二时钟信号、第二I/O控制信号 和第一忽略信号生成对错判断信号由相应输出接口传输至系统总控器（图中未示出）以产 生相应控制信号控制相关线路并将相应数据通过显示器显示。在具体实施时，数据的显示 可以通过FPGA自带的显示器显示，或者由输入输出接口连接到电能显示屏上进行显示，其 为现有技术，本发明对此不作详述。
[0042] 请再次参阅图2,所述单路延时模块包括：单路控制电路、时钟产生电路、复位产 生电路、数据产生电路、I/O控制信号产生电路、使能信号产生电路、D触发器以及异或比较 器。所述单路控制电路分别连接复位产生电路和时钟产生电路，所述D触发器分别连接复 位产生电路、时钟产生电路和数据产生电路，所述异或比较器分别连接时钟产生电路、数据 产生电路、I/O控制信号产生电路和使能信号产生电路。
[0043] 请同时参阅图3,所述单路控制电路用于对输入的基准时钟信号进行初级延时控 制、输出初始时钟信号。所述单路控制电路包括依次连接的预设延时电路和与门。对基准 时钟信号进行初级延时控制即是将基准时钟信号分两路输入，一路经过预设延时电路延时 后输入至与门的第一输入端，另一路直接输入至与门的第二输入端。与门对输入的基准时 钟信号、以及其延时后的基准时钟信号进行与处理。预设延时电路的延时时间为一预设值， 例如为固定的延时时间500ps，基准时钟信号经过500ps的延时后其脉冲波形相当于在原 始脉冲波形的基础上整体往后移500ps。基准时钟信号与延时后的基准时钟信号相与时，只 有当两者都为高电平才能输出高电平，其中任意一个为低电平，都会输出低电平。这样，在 本实施例中进行初级延时控制最终相当于将基准时钟信号的脉宽变窄，同时使基准时钟信 号的上升沿在原来的基础上延后500ps出现，即可生成初始时钟信号。
[0044] 请同时参阅图4,所述时钟产生电路将输入的初始时钟信号分成两路，一路用于对 所述初始时钟信号进行第一延时控制生成第一时钟信号，另一路用于对初始时钟信号进行 第二延时控制生成第二时钟信号。其中，图4中时钟产生电路中的左边一组模块即用于实 现第一延时控制，右边一组模块用于实现第二延时控制。在本实施例中，这两组模块采用相 同的电路结构，均包括计数器、译码器、选择器和多个单个延时选择电路；所述计数器、译码 器、选择器和单个延时选择电路依次连接。在本实施例中，单个延时选择电路为5个，分别 为依次连接的单个延时选择电路1、2、3、4、5,且单个延时选择电路1连接选择器的输出端。 单个延时选择电路5的输出端为最终输出端。不同类型的单个延时选择电路的延时时间不 同，将在后面详述。需要注意的是，左边一组模块和右边一组模块的电路结构可以不同，单 个延时选择电路可以相应增减。例如右边一组模块包括单个延时选择电路1、3、4。本发明 对延时选择电路组中的单个延时选择电路的延时时间和组合方式不作限定。
[0045] 请继续参阅图4,所述复位产生电路用于对输入的初始时钟信号进行第三延时控 制生成复位信号；其电路结构与时钟产生电路中一组模块的电路结构相同，即由一计数器、 一译码器、一选择器和单个延时选择电路1、2、3、4、5依次连接组成，则所述进行第三延时 控制的输出结果与进行所述第一延时控制的输出结果相同。当然也可以作相应的变化，例 如设置2个依次连接的单个延时选择电路1、4。
[0046] 请同时参阅图5,所述数据产生电路用于对输入的驱动/对比信号进行第四延时 控制生成第一驱动信号；并将第一驱动信号分为两路，一路输出，另一路对第一数据进行第 五延时控制生成第一对比信号。在本实施例中，数据产生电路包括依次连接的单个延时选 择电路1、2、1、2、3、4。进行第四延时控制即是初始数据经过单个延时选择电路1、2后生成 了第一驱动信号输出；该第一驱动信号再经过后面的单个延时选择电路1、2、3、4后生成了 第一对比信号并输出。当然数据产生电路内的单个延时选择电路的个数与类型也可以有其 他组合方式。
[0047] 请同时参阅图6,所述I/O控制信号产生电路用于对输入的I/O控制信号进行第 六延时控制生成第一 I/O控制信号；并将第一 I/O控制信号分为两路，一路输出，另一路对 第一 I/O控制信号进行第七延迟控制生成第二I/O控制信号。在本实施例中，I/O控制信 号产生电路包括依次连接的101延时电路、单个延时选择电路2、102延时电路、单个延时 选择电路2、3、4。所述进行第六延时控制即是I/O控制信号经过101延时电路、单个延时 选择电路2后生成了第一 I/O控制信号并输出，该第一 I/O控制信号再经过后面的102延 时电路、单个延时选择电路2、3、4后生成了第二I/O控制信号并输出。其中的101延时电 路、102延时电路的结构与单个延时选择电路相同；也可以设置成只有延时电路，对其延时 时间不作限定。当然命令信号产生电路的内的单个延时选择电路的个数和类型也可以有其 他组合方式。
[0048] 请同时参阅图7,所述使能信号产生电路用于对输入的忽略信号进行第八延迟控 制生成第一忽略信号。在本实施例中，使能信号产生电路包括依次连接的IF延时电路、单 个延时选择电路1、2、3、4、5。所述进行第八延迟控制即是初始判断信号经过IF延时电路、 单个延时选择电路1、2、3、4、5后生成了第一忽略信号并输出。其中，IF延时电路的结构与 单个延时选择电路相同；也可以设置成为只有延时电路的结构，对其延时时间不作限定。当 然使能信号产生电路的内的单个延时选择电路的个数和类型也可以有其他组合方式。
[0049] 请继续参阅图2,所述D触发器用于根据输入的第一驱动信号、第一时钟信号和复 位信号进行数据采样生成第一输出数据信号。当输入的第一驱动信号为1时，第一时钟信 号和复位信号可以控制D触发器输出不同延时和脉宽的第一输出数据信号；当输入的第一 驱动信号为〇时，无论第一时钟信号和复位信号输入什么数值，D触发器只能输出0。
[0050] 所述异或比较器用于根据输入的第一忽略信号、第二I/O控制信号、第一对比信 号、第二时钟信号和比较数据进行异或，生成对错判断信号。即将外部输入的比较数据，与 数据产生电路生成的第一对比信号据进行比较，两个数据的值相同则输出〇,不同则输出 1。这两个数据比较时还有一前提条件，当第一使能信号、第二使能信号其中任意一个为0 时，异或比较器只能输出〇,此时与比较数据和第二数据的数值无关。当第一使能信号、第二 使能信号同时为1时，异或比较器的输出结果才由比较数据和第二数据的数值决定。
[0051] 请同时参阅图8,所述单个延时选择电路包括依次连接的延时子电路和选择器。图 8中仅示出单个延时选择电路1、2、3的结构，其余的单个延时选择电路与其相同。每个单个 延时选择电路中的选择器的结构都相同，但延时子电路的结构不同，其延时时间也不相同。 例如，单个延时选择电路1包括一个固定延时50ps的延时子电路1和一个选择器，延时子 电路1的输入端连接选择器的第一端1，延时子电路1的输出端连接选择器的第二端2 ;选 择器的第三端3为输出端，选择器的第四端4为选择控制端。当选择器的第四端4输入0 时，定义将从选择器的第一端1输入的信号从其第三端3输出；当选择器的第四端4输入1 时，定义将从选择器1的第二端2输入的信号从其第三端3输出。在本实施例中，单个延时 选择电路1中设置的延时子电路1的延时时间为lOOps，单个延时选择电路2中设置的延时 子电路2的延时时间为400ps，单个延时选择电路3中设置的延时子电路3的延时时间为 1.6ns，单个延时选择电路4中设置的延时子电路4的延时时间为6. 4ns，单个延时选择电路 5中设置的延时子电路5的延时时间为256ns。需要注意的是，上述单个延时选择电路仅为 本发明中的一较佳实施例，在具体实施时，可以有N (自然数）个单个延时选择电路，其中的 延时选择电路的固定延时时间可为任意值，本发明对此不作限定。
[0052] 所述单路延时模块还包括一控制器和寄存器组。所述寄存器组包括多个串联的寄 存器。如图8所示，以三个寄存器为例，从上到下依次为第一个寄存器、第二个寄存器、第三 个寄存器。所述控制器的输出端连接初级寄存器、即寄存器组502中的第一个寄存器的输 入端，每个寄存器的一输出端对应连接一选择器的第四端4。相当于一个单个延时选择电路 对应连接一个寄存器，由该寄存器输出的数据来控制选择器的输出结果。在具体实施时，所 述寄存器均为lbit的寄存器。用户发送的测试数据由控制器串行输出二进制格式，例如发 送测试数据为3时，控制器输出0011。先将第一个lbit的数据"1"(即0011中的最右边的 "1")传输至第一个寄存器中，其余的寄存器暂时没有输入数据。当第二个lbit的数据"1" (即0011中从右边数第二个"1"）输入第一个寄存器时，第一个lbit的数据"1"传输至第 二个寄存器中，以此类推，当第三个lbit的数据"0"（即0011中的从左边数第二个"0"） 存入第一个寄存器时，第二个寄存器中的是第二个lbit的数据"1"（即0011中的从右边 数第二个"1")，第三个寄存器中的是第一个lbit的数据"1"。这三个选择器就能选择是 将延时后的信号输出，还是未延时的信号输出，相当于输入的初始时钟信号根据测试数据 的数值进行不同情况的延时，最终生成第一时钟信号和第二时钟信号。
[0053] 请同时参阅图9,其为所述测试器一应用实施例的示意图。为了便于说明，在图9 中的CLK0表示基准时钟信号，dataA表示驱动对比信号，i/o A表示I/O控制信号，ifail A表示忽略信号。Data B、i/o B、ifail B分别对应表示另一数值的驱动对比信号、I/O控 制信号、忽略信号。DUT表示处理后的最终输出的待测引脚上的信号，FIAL表示最终的对错 判断信号。Iol、datal、faill分别表不单路延时模块1输出的第一 I/O控制信号、第一输 出数据信号、对错判断信号。1〇2、data2、fail2分别表示另一单路延时模块2输出的第一 I/O控制信号、第一输出数据、对错判断信号。Data3即为外部输入的比较数据。
[0054] 在具体实施时，本发明在图9示出了单路延时模块1、单路延时模块2对所述第一 输出数据信号、I/O控制信号和对错判断信号进行分析运算的部分电路模块；所述部分电 路模块包括预设延时电路、与门、延时子电路a，选择电路、第一或门、第二或门。预设延时电 路连接与门，与门分别连接单路延时模块1和延时子电路a，单路延时模块1分别连接选择 电路、第一或门、第二或门和输入输出接口。单路延时模块2分别连接延时子电路a、选择电 路、第一或门、第二或门和接口。选择电路连接接口。其中，预设延时电路和与门可以采用 单路延时模块中的单路控制电路的结构，即预设延时电路延时时间为500ps。延时子电路a 可固定延时Ins。第一或门和二或门的结构相同。对两个单路延时模块和双路延时模块的 输出结果进行分析运算包括： 1、由CLK0控制选择电路，当CLK0为0时选择输出1〇1，当CLK0为1时选择输出1〇2。
[0055] 2、CLK0经过500ps的延时，脉宽变窄后，输入单路延时模块中，与dataA、i/o A、 ifail A-起进行相应的延时和脉宽调制，延时时间的大小和频率的变化由Data3控制，输 出相应的 1〇1、datal、faill。
[0056] 3、CLK0经过500ps的延时，脉宽变窄后再经过Ins的延时，输入单路延时模块2 中，与Data B、i/o B、ifail B-起进行相应的延时和脉宽调制，延时时间的大小和频率的 变化由Data3控制，输出相应的Io2、data2、fail2。
[0057] 4、datal与data2或运算，即当datal与data2中任意一个为1时，输出1，当datal 与data2都为0时输出0。
[0058] 5、faill与fail2或运算，即当faill与fail2中任意一个为1时，输出1，当fai 11 与fail2都为0时输出0。
[0059] 经过上述分析运算后，得到处理后的最终输出的待测引脚上的信号DUT由接口输 出显示。第二或门输出最终的判断信号FIAL至其他模块中进行后续处理。当然，上述的延 时时间和电路结构可任意调整，例如将或门换成或非门。
[0060] 本发明还相应提供一种基于FPGA的测试器，用于对与FPGA连接的被测元件进行 测试，其包括：与被测元件连接的FPGA、用于直接驱动被测元件同时直接接收被测元件的 输出信号，并对所述输出信号进行处理。由于FPGA的电路结构与工作原理在上文已进了为 详细描述，此处不再赘述。
[0061] 综上所述，本发明在FPGA中设置单路延时模块，代替了现有技术中采用分立元件 组成的延迟线，利用FPGA的输入输出接口进行待测电子元件的检测，代替了现有技术中的 测试针电子线路。根据发送的测试数据调整了单路延时模块的延时时间和频率的控制方 式，对输入输出接口检测到的待测引脚上检测到的信号按照调整后的延时时间和频率进行 相应的延时和脉宽调制，输出相应的第一输出数据、命令信号和判断信号。本发明根据待测 电子元件所需的输入输出电压及模式（即脉宽的形式，由频率决定)，将FPGA的设置数据里 相应数据改成所需数值(即调整单路延时模块的控制方式)，即可任意改变FPGA的输入输出 电压范围及其模式，再用此被改动过的FPGA设置数据将FPGA重新设置从而将FPGA输入输 出电压及模式改变到所需数值及模式；这样FPGA就具有了测试针电子线路的功能从而代 替了相应的测试针电子线路，同时，将现有技术中的延迟线（由电阻、电容构成)设置成FPGA 中单路延时模块，大大缩小了延迟线的物理尺寸，充分地利用了 FPGA现有的输入输出接口 来进行引脚检测，实现了测试针电子线路微型化，减小了生产成本。
[0062] 应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可 以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保 护范围。
【权利要求】
1. 一种测试器，用于对电子元件性能进行测试，其特征在于，所述测试器用于测试被测 元件的输入输出线路的电平值、只量化地调整到各种被测元件所要求的相应电平范围中的 一个电平点或几个电平点。
2. 根据权利要求1所述的测试器，其特征在于，包括：与被测元件连接的FPGA、用于直 接驱动被测元件同时直接接收被测元件的输出信号，并对所述输出信号进行处理。
3. 根据权利要求1所述的测试器，其特征在于，所述FPGA的输出输入电平可调，能兼容 各种电平的被测元件，具有测试针功能。
4. 根据权利要求1所述的测试器，其特征在于，所述FPGA中包括一可调延时模块。
5. 根据权利要求1所述的测试器，其特征在于，所述可调延时模块用于对测试数据信 号进行延时、以及对脉冲波形进行调整后驱动被测元件。
6. 根据权利要求1所述的测试器，其特征在于，所述可调延时模块用于对被测元件输 出信号和测试数据对比时间进行调整。
7. 根据权利要求4所述的测试器，其特征在于，所述可调延时模块用于对被测元件输 出信号和测试数据对比时间进行调整。
8. 根据权利要求2所述的测试器，其特征在于，所述的FPGA包括一可调延时模块。
9. 根据权利要求2所述的测试器，其特征在于，所述可调延时模块用于对测试数据信 号进行延时、以及对脉冲波形进行调整后驱动被测元件。
10. 根据权利要求2所述的测试器，其特征在于，所述可调延时模块用于对被测元件输 出信号和测试数据对比时间进行调整。
11. 根据权利要求8所述的测试器，其特征在于，所述可调延时模块用于对被测元件输 出信号和测试数据对比时间进行调整。
12. -种基于FPGA的测试器，用于对与FPGA连接的被测元件进行测试，其特征在于，包 括：与被测元件连接的FPGA、用于直接驱动被测元件同时直接接收被测元件的输出信号， 并对所述输出信号进行处理。
13. 根据权利要求12所述的基于FPGA的测试器，其特征在于，所述FPGA的输出输入电 平可调，能兼容各种电平的被测元件，具有测试针功能。
14. 根据权利要求12所述的基于FPGA的测试器，其特征在于，所述FPGA中包括一可 调延时模块。
15. 根据权利要求12所述的基于FPGA的测试器，其特征在于，所述可调延时模块用于 对测试数据信号进行延时、以及对脉冲波形进行调整后驱动被测元件。
16. 根据权利要求12所述的基于FPGA的测试器，其特征在于，所述可调延时模块用于 对被测元件输出信号和测试数据对比时间进行调整。
17. 根据权利要求15所述的基于FPGA的测试器，其特征在于，所述可调延时模块用于 对被测元件输出信号和测试数据对比时间进行调整。
18. 根据权利要求13所述的基于FPGA的测试器，其特征在于，所述的FPGA包括一可 调延时模块。
19. 根据权利要求13所述的基于FPGA的测试器，其特征在于，所述可调延时模块用于 对测试数据信号进行延时、以及对脉冲波形进行调整后驱动被测元件。
20. 根据权利要求13所述的基于FPGA的测试器，其特征在于，所述可调延时模块用于 对被测元件输出信号和测试数据对比时间进行调整。
21.根据权利要求19所述基于FPGA的测试器，其特征在于，所述可调延时模块用于对 被测元件输出信号和测试数据对比时间进行调整。
【文档编号】G01R31/00GK104122458SQ201310152249
【公开日】2014年10月29日 申请日期:2013年4月27日 优先权日:2013年4月27日
【发明者】陆放 申请人:深圳市爱德特科技有限公司