对基于扫描的测试减小扫描移位时局部级峰值功率的系统的制作方法
【专利摘要】提供了用于实施基于扫描的测试的方法。方法包括使用操作在第一频率的第一时钟信号将扫描数据从多个I/O端口串行路由到集成电路的多个分区，其中每个分区包括多个内部扫描链。方法还包括并行化扫描数据以供应到内部扫描链中。此外，方法包括使用第一时钟信号来生成操作在第二频率的多个第二时钟信号，其中每个分区分别接收多个第二时钟信号中相应的一个并且其中多个第二时钟信号被交错，其中每个在不同的时间实施脉冲。最后，方法包括以第二频率将扫描数据移入到多个分区的内部扫描链中。
【专利说明】对基于扫描的测试减小扫描移位时局部级峰值功率的系统
【技术领域】
[0001]根据本发明的实施例总体上涉及测试集成电路，更具体地涉及在集成电路上实施基于扫描的测试。
【背景技术】
[0002]集成电路或者电路组合通常包括在内部生成或者由外部控制的一个或多个时钟。每个时钟都经由偏斜最小化网络分布到存储单元集，其将时钟脉冲在几乎相同的时间传递到所有存储单元。这样的时钟、其相关的存储单元以及由存储单元界定的组合逻辑框形成时钟域。
[0003]电路的扫描测试是众所周知的并且是最广泛使用的用于测试集成电路的可测试性设计(DFT)技术。其用可以链接以形成一个或多个扫描链的扫描单元来代替所有或部分原始存储单元。基于扫描的集成电路或者电路组合可以通过对移位周期随后是捕获周期进行重复来进行测试。在移位周期，将伪随机或者预定测试刺激源(stimuli)移位到所有扫描链中，使得其输出作为可控制的主要输入。在捕获周期，将测试响应锁存在一些或所有扫描链中，使得其输入作为可观察的主输出，因为捕获到扫描链中的值可以在下一个周期移位输出。
[0004]基于扫描的测试由于测试设备的高资本投入以及可能要求大量的时间来运行因此是昂贵的。用于基于扫描的测试的测试时间取决于测试运行得多快以及测试的容量，例如测试图案的大小。由于对于减小基于扫描的测试的测试成本和优化集成电路发布的周转期的高要求，因此扫描移位(scan shift)操作需要在不断提高的时钟速度下运行。通常扫描移位操作测试时间是芯片所需的总测试时间的50%到75%。
[0005]在较高的时钟速度下运行移位操作有助于减小总体测试时间。然而，这可能造成功率问题，其导致触发器和门在不适当电源条件下的不正确表现。这可能造成由于测试下的硅的电或热应力的误报，其可能导致显著的成品率损失。因此，测试系统的使用者别无选择，只有将低时钟速度以最小化功率相关的问题，这导致更长的测试时间。
[0006]举例来说，在移位周期期间所有测试刺激源同时移位到触发器中，从而造成芯片上的所有触发器在大致相同的时间切换。这造成相当高的峰值电流，导致电压由于导轨电阻而从电源导轨下降。因为峰值电流的要求而导致电压下降，因此提供给芯片的电压不在芯片的期望操作范围内，这可能造成其发生故障。另外，如果扫描移位操作继续运行在这些高的操作频率下，那么芯片上的触发器最终会开始出故障。与扫描移位模式相比，在正常功能模式期间将芯片运行在较高的频率下是没问题的，这是因为在正常功能模式期间不期望所有触发器都在相同时间切换。
[0007]此外，由于在测试扫描移位操作期间的非常高的翻转率和逻辑活动，无论有无测试压缩，在扫描测试期间的动态功率消耗总是高于功能模式。超出所设计用于芯片和封装的峰值功率，在测试期间可能导致过高热量耗散，其可能损坏封装。所增加的动态功耗可能造成芯片中的稳定性问题，这可能导致芯片随后在实际应用中的故障。
【发明内容】
[0008]因此，需要允许扫描移位操作在高速时钟速度下快速运行，同时减小在DFT期间由于扫描移位模式期间高速翻转率和逻辑活动造成的峰值功率问题的系统。另外进行扫描测试模式功率监控，以避免在生产测试期间测试模式下对功率分布网络加压是必要的。本发明的实施例提供用于减小扫描移位模式期间的峰值功率问题的方法和系统。根据本发明的一个实施例，使用跨各种电路域的分区级的移位时钟交错，以减小扫描移位模式期间的高于可接受的峰值功率幅度，从而允许扫描移位操作运行在较高的时钟速度，其最终转而减小生产测试期间的总体测试时间。
[0009]在一个实施例中，提供用于实施基于扫描的测试的方法。方法包括使用操作在第一频率的第一时钟信号，将扫描数据从多个I/o端口串行路由到集成电路的多个分区，其中多个分区的每个分区包括多个内部扫描链。方法还包括并行化扫描数据以供应每个分区中的内部扫描链。此外，方法包括使用第一时钟信号来生成操作在第二频率的多个第二时钟信号，其中每个分区分别接收多个第二时钟信号中相应的一个，并且其中多个第二时钟信号被交错，其中每个在不同的时间实施脉冲。最后，方法包括以第二频率的速率将扫描数据移入(shift in)到多个分区的内部扫描链中，其中多个分区的每个分区使用其接收的相应的第二时钟信号以实施移入。
[0010]在另一个实施例中，公开了用于实施基于扫描的测试的方法。方法包括使用操作在第一频率的第一时钟信号，将扫描数据从多个I/o端口串行路由到集成电路的多个分区，其中多个分区的每个分区包括多个内部扫描链。此外，方法包括并行化扫描数据用于加载到每个分区中的内部扫描链中。方法还包括使用第一时钟信号来生成操作在第二频率的多个第二时钟信号，其中每个扫描链分别接收多个第二时钟信号中相应的一个并且其中多个第二时钟信号被交错，其中每个在不同的时间实施脉冲。最后，方法包括以第二频率的速率将扫描数据移入到多个分区的内部扫描链中，其中多个内部扫描链的每一个使用其接收的相应的第二时钟信号以实施移入。
[0011]在另一个实施例中，公开了用于实施基于扫描的测试的系统。系统包括包括测试器处理器的计算机系统，其中测试器处理器通信地耦连到多个I/O端口。系统还包括包括多个分区的在测试下的集成电路，其中每个分区包括多个内部扫描链，并且其中多个分区通信地耦连到多个I/O端口。此外，测试器处理器可操作为使用操作在第一频率下的第一时钟信号，将扫描数据从多个I/o端口串行地路由到多个分区。系统还包括多个门控单元，可操作为使用第一时钟信号以生成操作在第二频率下的多个第二时钟信号，其中每个分区接收多个第二时钟信号的各自的第二时钟信号。此外，多个第二时钟信号被交错，其中每个在单独的时间实施脉冲。最后，系统包括并行化模块，可操作为并行化扫描数据用于加载到每个分区的内部扫描链中，其中并行化模块进一步可操作为以第二频率的速率将扫描数据移入到多个分区的内部扫描链中，其中多个分区的每个分区使用其接收的相应的第二时钟信号以实施扫描数据的移入。
[0012]以下结合附图更详细的描述将提供对本发明的本质和优点的更好的理解。
【专利附图】
【附图说明】[0013]在附图的图中以示例而非限制的方式对本发明的实施例进行说明，其中同样的参考数字指代类似元件。
[0014]图1是常规的基于扫描的测试的示范性扫描移位和扫描捕获周期的时序图。
[0015]图2是常规的基于扫描的测试的在示范性扫描移位和扫描捕获周期期间功率活动的时序图。
[0016]图3A是用于通过实现扫描时钟交错来减小峰值功率问题的示范性现有技术系统的示意图。
[0017]图3B是3A中的示范性现有技术系统的时序图。
[0018]图4A是能够实现本公开的实施例的、计算系统的示例的框图。
[0019]图4B是根据本发明的一个实施例的、本发明的实施例可以在其上实现的自动化测试设备装置的示意图。
[0020]图5是能够实施本发明的实施例的、采用测试压缩的SerDes扫描架构的示例的框图。
[0021]图6是示出用于将时钟路由为网状结构的示例性系统的示意图。
[0022]图7是示出了根据本发明一个实施例的、使用时钟交错控制逻辑来控制分区级移位时钟交错的不例性电路的闻层次不意图。
[0023]图8示出了根据本发明一个实施例的、用于使用图7所示的时钟交错控制逻辑来控制分区级移位时钟交错的示例性电路的时序图。
[0024]图9是示出了根据本发明的一个实施例的、用于生成时钟交错使能用于每个分区扫描时钟的、示例性交错控制逻辑的细节的示意图。
[0025]图10是示出了根据本发明一个实施例的、用于每个分区扫描时钟的示例性时钟门控单元的示意框图。
[0026]图11描绘了根据本发明实施例的、针对基于扫描的测试，解除扫描移位周期期间在局部级的移位峰值功率问题的示例性过程的流程图。
[0027]图12是示出了根据本发明的一个实施例的、用于将测试时钟和处理系统中的功能时钟进行复用的示例性电路的示意框图。
[0028]图13是示出了根据本发明的一个实施例的、用于将移位时钟交错到系统中的处理核心和L2C闻速缓存的不例性电路的不意框图。
[0029]图14是根据本发明一个实施例的、用于控制图13所示的移位时钟交错的示例性电路的时序图。
[0030]图15描绘了根据本发明实施例的、针对基于扫描的测试解决在扫描移位周期期间在全局级的峰值功率问题的示例性过程的流程图。
【具体实施方式】
[0031]现在将对本公开的各实施例加以详细参考，其示例在附图中示出。在结合这些实施例进行描述的同时，应理解它们并不意图将本公开限定于这些实施例。相反，本公开意在涵盖可以被包括在由所附权利要求所定义的本公开的精神和范围内的替代、修改或等同物。此外，在下面本公开的详细描述中，将阐述大量具体细节以提供对本公开更彻底的理解。然而，应理解本公开可以在没有这些具体细节的情况下被实施。在其他示例中，未详细描述公知的方法、算法、部件和电路以避免对本公开的各方面内容造成不必要的混淆。
[0032]接下来的部分详细描述以算法、逻辑框、处理以及对计算机存储器内数据比特进行操作其他象征性表示来提出。这些描述和表示是由数据处理领域技术人员所使用的手段，以向本领域的其他技术人员最有效地传达他们工作的实质。在本应用中，算法、逻辑框、处理等等，被设想为得出期望结果的步骤或指令的自洽序列。步骤利用物理量的物理操纵。通常，尽管不是必要地，这些量采用能在计算机系统中被存储、转移、组合、对比和另外操纵的电或磁信号的形式。已经证明，主要是出于共同使用的原因，将这些信号称为事务处理、比特、值、元素、符号、字符、样本、像素等等有时是方便的。
[0033]然而应该牢记，所有这些类似的术语是与合适的物理量相关联的，并且仅仅是附属于这些量的方便的标签。除非特别的声明否则如从以下所述所明确的，应该理解，贯穿本公开利用诸如“路由”、“生成”、“移位”、“串行化”、“并行化”、“分配”、“关联”、“移动”、“存取”、“清除”、“确定”、“识别”、“高速缓存”、“维持”、“增量”等等术语的描述，是指计算机系统，或类似电子计算设备，或处理器(例如图4A的系统110)的动作和过程(例如图15的流程图1500)。计算机系统或类似电子计算设备对计算机系统存储器、寄存器或其他这样的信息存储、传送或显示设备中的表示物理量(电的)的数据进行操作和变化。
[0034]本文描述的实施例可一般围绕着存在于某一形式的计算机可读存储介质上的计算机可执行指令加以讨论，诸如由一台或多台计算机或其他设备执行的程序模块。以示例的方式但非限制，计算机可读存储介质可以包括非暂时性计算机可读存储介质和通信介质；非暂时性计算机可读介质包括除了暂时性传播信号之外所有的计算机可读介质。通常，程序模块包括例程、程序、对象、部件、数据结构等等，其执行特定任务或实现特定的抽象数据类型。程序模块的功能可以在各种实施例按照期望加以组合或分配。
[0035]计算机存储介质包括易失性和非易失性、可移动的和不可移动的以任何方法或技术实现的介质，用于存储信息诸如计算机可读指令、数据结构、程序模块或其他数据。计算机存储介质包括但不限于，随机存取存储器(RAM)、只读存储器(ROM)、电可擦可编程ROM(EEPR0M)、闪速存储器或其他存储器技术、压缩光盘ROM (⑶-ROM)、数字多用盘(DVD)或其他光学存储、盒式磁带、磁带、磁盘存储或其他磁性存储设备、或任何其他可用来存储期望信息并可访问以重新得到这些信息的介质。
[0036]通信介质可体现计算机可执行指令、数据结构及程序模块，并包括任何信息递送介质。以示例的方式但非限制于，通信介质包括有线介质诸如有线网络或直接有线连接，以及无线介质诸如声频、射频(RF)、红外线及其他无线介质。以上的任意组合也可包括在计算机可读介质范围内。
[0037]图4A是能够实现本公开的实施例的、测试器计算系统110的示例的框图。计算系统110宽泛地代表任何能够执行计算机可读指令的单或者多处理器计算设备或系统。计算机系统110的示例包括但不限于，工作台、笔记本电脑、客户侧终端、服务器、分布式计算系统、手持设备或任何其他计算系统或设备。在其大多数基本配置中，计算系统110可以包括至少一个处理器114和系统存储器116。
[0038]测试器处理器114通常代表任何类型或形式的、能处理数据或解释并执行指令的处理单元。在某些实施例中，处理器114可以从软件应用或模块接收指令。这些指令可以使处理器114实施一个或多个本文描述和/或示出的示范性实施例的功能。[0039]系统存储器116通常代表任何类型或形式的、能存储数据和/或其他计算机可读指令的易失性或非易失性存储设备或介质。系统存储器116的示例包括但不限于，RAM、ROM、闪速存储器或任何其他适合的存储器设备。虽然不加以要求，但在某些实施例中计算系统110可以包括易失性存储器单元(诸如，系统存储器116)和非易失性存储设备(诸如，主存储设备132)这两者。
[0040]计算系统110除处理器114和系统存储器116外还可以包括一个或多个部件或元件。例如，在图4A的实施例中，计算系统110包括存储器控制器118、输入/输出(I/O)控制器120以及通信接口 122，它们每个都可以经由通信基础设施112互相连接。通信基础设施112通常代表任何类型或形式的、能促进计算设备中一个或多个组件之间通信的基础设施。通信基础设施112的示例包括但不限于，通信总线(诸如工业标准架构(ISA)、外围部件互连(PCI)、PCI Express (PCIe)或类似总线)和网络。
[0041]存储器控制器118通常代表任何类型或形式的、能处理存储器或数据或者能控制计算系统110的一个或多个部件间通信的设备。举例来说，存储器控制器118可以经由通信基础设施112来控制处理器114、系统存储器116及I/O控制器120之间的通信。
[0042]I/O控制器120通常代表任何类型或形式的、能协调和/或控制计算设备的输入输出功能的模块。举例来说，I/o控制器120可以控制或促进计算系统110的一个或多个元件之间的数据的转移，诸如处理器114、系统存储器116、通信接口 122、显示适配器126、输入接口 130以及存储接口 134。
[0043]通信接口 122宽泛地代表任何类型或形式的、能促进示范性计算系统110和一个或多个附加设备之间通信的通信设备或适配器。举例来说，通信接口 122可以促进计算系统110和包括附加计算系统的私人或公共网络之间的通信。通信接口 122的示例包括但不限于，有线网络接口(诸如网络接口卡)、无线网络接口(诸如无线网络接口卡)、调制解调器以及任何其他适合的接口。在一个实施例中，通信接口 122经由至诸如因特网的网络的直接链路提供了到远程服务器的直接连接。通信接口 122也可以通过任何其他适合的连接来间接提供这种连接。
[0044]通信接口 122也可以代表主机适配器，配置为经由外部总线或通信通道来促进计算系统110与一个或多个附加网络或存储设备之间的通信。主机适配器的示例包括但不限于，小型计算机系统接口(SCSI)主机适配器、通用串行总线(USB)主机适配器、IEEE (电气与电子工程师协会)1394主机适配器、串行高级技术附件(SATA)和外部SATA (eSATA)主机适配器、高级技术附件(ATA)和并行ATA (PATA)主机适配器、光纤通道接口适配器、以太网适配器等等。通信接口 122也可以允许计算系统110参与分布式或远程计算。例如，通信接口 122可以从远程设备接收指令，或向远程设备发送指令用于执行。
[0045]如图4A所示，计算系统110还可以包括至少一个经由显示适配器126耦合到通信基础设施112的显示设备124。显示设备124通常代表任何类型或形式的、能视觉显示由显示适配器126所转发的信息的设备。类似地，显示适配器126通常代表任何类型或形式的、配置为转发图形、文本和其他数据用于在显示设备124上显示的设备。
[0046]如图4A所示，计算系统110也可包括至少一个经由输入接口 130耦合到通信基础设施112的输入设备128。输入设备128通常代表任何类型或形式的、能向计算系统110提供计算机生成或人工生成的输入的输入设备。输入设备128的示例包括但不限于，键盘、定位设备、语音识别设备、控制杆、触摸屏、扩音器或任何其他输入设备。
[0047]如图4A所示，计算系统110也可包括主存储设备132和经由存储接口 134耦合到通信基础设施112的可选备用存储设备133。存储设备132和133通常代表任何类型或形式的、能存储数据和/或其他计算机可读指令的存储设备或介质。举例来说，存储设备132和133可以是磁盘驱动器(例如，所谓的硬盘驱动器)、软盘驱动器、磁带驱动器、光盘驱动器、闪盘驱动器等等。存储接口 134通常代表任何类型或形式的、用来在存储设备132和133与计算系统110的其他部件之间转移数据的接口或设备。
[0048]在一个示例中，数据库140可存储在主存储设备132内。数据库140可代表单个数据库或计算设备的一部分，或者它可代表多个数据库或计算设备。举例来说，数据库140可代表(存储于)计算系统110的一部分，和/或图2 (下文)中示范性网络架构200的一部分。或者，数据库140可代表(存储于)一个或多个能被诸如计算系统110和/或部分网络架构200所访问的物理上单独的设备。
[0049]继续参考图4A，存储设备132和133可配置为，对配置为存储计算机软件、数据或其他计算机可读信息的可移动存储单元进行读取和/或写入。适合的可移动存储单元的示例包括但不限于，软盘、盒式磁带、光盘、闪速存储器设备等等。存储设备132和133还可包括其他类似结构或设备，以允许计算机软件、数据或其他计算机可读指令载入计算系统110。举例来说，存储设备132和133可配置为读取和写入软件、数据或其他计算机可读信息。存储设备132和133还可以是计算系统110的一部分，或可以是通过其他接口系统访问的单独的设备。
[0050]许多其他设备或者子系统可以连接到计算系统110。相反，无需提供图4A所示出的所有部件和设备以施行本文所述的实施例。以上所引用的设备和子系统还可以按照不同于图4A所示的方式来互连。计算系统110还可以采用任何数目的软件、固件和/或硬件配置。以举例来说，本文公开的示范性实施例可在计算机可读介质上编码为计算机程序(也称作计算机软件、软件应用、计算机可读指令或计算机控制逻辑)。
[0051]包含计算机程序的计算机可读介质可载入计算系统110。存储于计算机可读介质上的全部或部分计算机程序随后可存储于系统存储器116和/或存储设备132和133的各部分中。当由处理器114执行时，载入计算系统110中的计算机程序可使处理器114实施和/或作为实施本文描述和/或示出的示范性实施例的功能的手段。附加地或替代地，本文描述和/或示出的示范性实施例可在固件和/或硬件中实现。
[0052]以举例来说，根据本发明的实施例的运行基于扫描的测试的计算机程序可以存储在计算机可读介质上并且随后存储在系统存储器116和/或存储设备132和133的不同部分。当计算机程序由处理器114执行时，使得处理器114执行和/或是用于实施实行本发明的基于扫描的测试的过程所需的功能的手段。
[0053]图4B是根据本发明的一个实施例的、目前基于扫描的测试系统可以在上实现的自动化测试设备(ATE)装置的示意图。在一个实施例中，测试器计算系统110实施与参考图4A所述的计算系统相同的功能，并且包括一个或多个链接的计算机。在其他实施例中，系统控制器通常只包括单个计算机。测试器计算系统110是总体系统控制单元，包括测试器处理器114，其运行负责指挥在测试下的经连接的设备例如正在扫描测试的半导体芯片上的测试的用于ATE的软件。[0054]通信器总线191提供测试器计算系统和测试器硬件之间的高速电子通信信道。通讯器总线还可以称为背板、模块连接使能器或者系统总线。物理上，通信器总线191是可能是电的或光的等高速、高带宽多路连接总线。
[0055]测试器硬件181包括提供测试刺激源给在测试下的设备(DUT) 189和190并测量DUT对刺激源的反应，并且将其与所期望的反应进行比较所需的电子和电气部件和连接器的复杂集。在本发明中，DUT可以是多个正扫描测试的集成电路。
[0056]针对基于扫描的测试用于减小扫描移位期间局部级峰值功率的系统
[0057]本发明的实施例提供用于减小在扫描移位模式期间在局部级的峰值功率问题的方法和系统。根据本发明一个实施例，分区级移位时钟交错被用于减小在扫描移位模式期间在局部级的高于可接受峰值功率幅度，从而，允许扫描移位操作运行在较高的时钟速度。在较高的时钟速度运行扫描移位操作最终减小生产试验期间的总体测试时间。
[0058]图1是常规的基于扫描的测试的示范性扫描移位和扫描捕获周期的时序图。基于扫描的测试是测试集成电路的操作的经济有效的方案，其包括诸如触发器电路或者锁存器的功能逻辑元件和寄存器元件，具有不同元件之间的功能互连。集成电路设计包括用于重新配置集成电路元件的互连的特定规范，使得在一个或多个输入引脚串行进入的测试数据信号可以沿不同于从一个寄存器元件到另一个的正常功能系统的路径的扫描链移位(“扫描”)，以便将测试矢量的信号放置到需要的位置。这在图1的时期Tl期间发生，其是扫描移位周期。当由扫描进入(ScanIn)信号矢量103代表的输入通过脉冲时钟(Clock)信号102扫描进入时，扫描使能(ScanEnable)信号101被使能并且在该时间期间设定为高。
[0059]集成电路随后临时返回其正常功能系统配置一个或多个时钟脉冲，以在给定测试矢量值，产生与来自集成电路中的正常逻辑功能的具体逻辑功能结果对应的测试输出。这些输出在扫描捕获周期T2被捕获。施加两个脉冲，启动(Launch) 105和捕获(Capture)106，以产生在集成电路中的触发器和锁存器的输出处的具体逻辑功能的测试输出。
[0060]在T3期间集成电路随后回复到扫描移位配置，并移出(shift out)如图1中由信号矢量扫描出(ScanOut) 104所代表的测试输出，沿扫描链到在该处测试输出可以被取回并与期望的结果进行比较以诊断故障的一个或多个输出引脚。
[0061]在较高的时钟速度下运行扫描移位操作有助于减小总体测试时间。然而，如上所述，这可能造成集成电路中的触发器和锁存器同时切换导致的功率问题。针对基于扫描的测试，测试功率主要分为扫描链移位功率和扫描链捕获功率。在扫描移位模式期间，移位时钟应用于贯穿扫描链加载扫描数据和卸载扫描数据。由于与功能模式相比的高的翻转率和逻辑活动，平均的移位功率将支配扫描移位期间的散热。另外过高峰值功率可能造成由于对于功率导轨的电压下降的扫描链故障，并且导致上述的成品率损失。
[0062]图2是常规的基于扫描的测试的在示范性扫描移位和扫描捕获周期期间功率活动的时序图。在扫描移位期间的峰值功率取决于在扫描时钟255的激活沿上的相同时间时控的触发器的数目。从图2的功率分布图250的表示可以看出，在时期201和203中的扫描移位周期期间所有触发器一起翻转导致过高峰值功率情况。这导致高于功率导轨上的可取的电压下降，其降低设备速度并且可能造成误报。另外这导致由于每个移位时钟周期的多个过高功率峰值的高的平均移位功率。减小移位时钟255的每激活沿所翻转的触发器的数目可以有效减小峰值功率。[0063]现有技术中存在的某些解决方案，用于通过使用可测试性设计(DFT)技术以及自动测试模式生成(ATPG)来处理图2中所示的移位周期期间的功率问题的。所使用的各种DFT包括使用特定触发器(flop)以在扫描移位期间禁用触发器(flop)输出、重新排序扫描链、扫描链分段和选择性扫描链禁用。相邻填充，O填充和I填充，是用于减小移位入功率的其他ATPG方法。
[0064]图3A是用于通过实现扫描时钟交错来减小峰值功率问题的示范性现有技术系统的示意图。图3B是实现扫描时钟交错的图3B中的示范性现有技术系统的时序图。扫描时钟交错涉及偏置时钟到集成电路中的不同的扫描链，使得可以在不同的时间对扫描链施加脉冲。通过偏置时钟到每个扫描链，时钟交错减少了在任何给定时间一起翻转的触发器的数目。例如，在图3A的电路中，时钟和输出控制模块380使用时钟信号CK355以生成两个时钟信号CK1350和CK2351，其中CK2351是CK355的稍延迟版本。而CK1350和原始时钟信号CK355相同。Ckl350用作用于扫描链301的扫描测试时钟，而CK2351用作用于扫描链302的扫描测试时钟。
[0065]因此当CK1350施加脉冲时扫描输入SI380加载到扫描链301，并且当CK2351施加脉冲时扫描链302加载到扫描链302。另外，如图3B所示，当SanEnable390激活时，扫描链301和302交替在时期303和时期305加载和卸载。因此，通过在单独的时间在两个扫描链加载和卸载锁存器和触发器，解除了峰值问题。
[0066]本发明还涉及通过实现分区级移位时钟交错方案来解除扫描移位期间在局部级的峰值功率问题。本发明针对通过减小高速、高密度集成电路例如具有集成CPU的图形芯片的基于扫描的逻辑测试期间的扫描移位峰值功率，来提高扫描移位速度。在一个实施例中，本发明是利用SerDes扫描架构中的测试压缩的扫描移位时钟交错技术。SerDes (串行化器/并行化器)是在高速通信中通常使用以补偿有限的输入/输出(I/O)的功能框对。这些框在每个方向的串行数据和并行接口之间转换数据。在SerDes扫描架构中从极少的外部扫描I/O芯片引脚驱动多个扫描链。此外，由于使用SerDes架构，将扫描数据应用到这些扫描链所要求的I/O的数目减少。
[0067]图5是能够实施本发明的实施例的、采用测试压缩的SerDes扫描架构的示例的框图。采用测试压缩，扫描链根据物理层次分组为分区。图5示出集成电路的四个分区，分区O—分区3。每个集成电路分为数个不同的分区，每个分区包括自己的扫描链。每个分区例如图5中的分区502从并行化模块504接收数据并输出数据到串行化模块503。并行化模块504从I/O端口 Scanln0509接收扫描数据，并且并行化在扫描移位输入模式期间通过扫描数据管线501进入的高速串行数据。将扫描数据从可以连接到测试下的集成电路的测试器计算系统110的处理器110驱动到I/O引脚上。
[0068]在一个实施例中，SerDes模块可以是4位宽并且并行化支持1:4以及串行化支持4:1模式。在该实施例中，并行化模块可以以达到分区中的内部核心扫描链操作频率的四倍频率来取得进入数据。例如，并行化器可以以250MHz接收到来的高速串行数据，并且以62.5MHz将数据供应给分区中的内部扫描链。在正常模式中，内部扫描链运行在SerDes “4f”的l/4th的测试时钟上。如图5中所示，段511操作操作在“4f”时钟频率，而内部扫描链例如扫描链515操作在段512内的“If”时钟频率。因此，通过将数据并行化，并行化模块允许分区内的内部扫描链在相比通过扫描数据管线501传递到分区的高速串行数据更低的频率下运行。
[0069]类似，串行化模块503将数据从操作在段512内的“If ”时钟频率的内部扫描链转换到段513的“4f”时钟频率，使得其可以重新转换回高速串行数据用于扫描移出。串行化器模块530从扫描数据管线输出数据到I/O端口 Scan0ut0508。在以上一个实施例中，对于扫描移出周期，串行器模块503将把62.5MHz数据转换回250MHz高速串行化输出。
[0070]图5所示的分区还实现用于内部核心链的压缩器和解压缩器。解压缩器507解压缩并解码从并行化器504所接收的数据，而压缩器506压缩将发送到串行器503的数据。
[0071]在常规的SerDes架构中，相同的测试时钟会驱动所有分区中的所有扫描链，其导致所有的扫描触发器(flop) —起翻转，并且如图2所示增大了的测试时钟的激活沿处的峰值功率。这造成针对功率导轨的电压(或者IR)下降，其可能减慢电路导致误报。另外图5中的分区内核分区周围的功率导轨并未设计为经得起这样高的功率活动。
[0072]本发明通过偏移一定数目的扫描移位时钟到每个分区中的扫描链，来解除SerDes扫描架构中的峰值功率问题。这将一次允许来自一个分区的扫描链翻转，同时来自其他分区的扫描链保持沉默。此外，这将允许一个分区加载扫描数据同时有效共享该分区周围的功率导轨结构，不造成显著的IR下降。最后，这还将允许在较高频率下的移位扫描链以减小测试时间，而不造成任何误报。
[0073]然而，偏移每个分区中的扫描移位时钟存在一些具体的困难，这是因为，由于相同的功能时钟还复用到作为扫描测试时钟的相同线上，因此增加延迟逻辑(“时钟定时器”)还会影响电路的功能时序。另外由于用于每个分区的极高速的时钟，引入延迟逻辑到时钟路径上可能增加用于时序收敛的时钟的不确定要求。
[0074]使用延迟逻辑偏移扫描移位时钟的另一个具体困难在于，在极高速CPU核心中时钟被路由为网状结构并且不涉及常规的时钟树综合体。例如，图6是示出用于将时钟路由为网状结构的示例性系统的示意图。因此在每个分区添加延迟逻辑是不可能的。
[0075]在一个实施例中，本发明通过使用时钟交错控制逻辑来控制分区级移位时钟交错，以解决这些问题。图7是示出根据本发明一个实施例的、使用时钟交错控制逻辑来控制分区级移位时钟交错的示例性电路的高层次示意图。根据本发明的实施例，图7的示例性电路对图5中的具有四个分区的示例性SerDes系统的分区级移位时钟交错进行控制。
[0076]根据本发明一个实施例，交错控制模块740包括用于生成用于四个分区扫描时钟的每一个的时钟交错使能的交错控制逻辑。模块750是时钟门控单元，其与交错控制逻辑模块740结合工作以生成用于在扫描移位模式期间对四个分区的每个中的内部扫描链进行时控的经交错的时钟脉冲Clk0705、Clkl710、Clk2715和Clk3720。Clk0705路由到分区0，Clkl710路由到分区l，Clk2715路由到分区2并且Clk3720路由到分区3，其中分区O-分区3实质上实施其在图5中所进行的相同的功能。在扫描移位模式期间ScanEnable725和shift_stagger_mode785 两者被使能。
[0077]在一个实施例中，可以使用JTAG位来编程交错控制模块740，因此使用者可以配置分区将移入的序列。例如，如果使用者希望阻止在邻近分区中的触发器(flop)连续切换，那么使用者可以编程JTAG位以单独出邻近分区的移位周期。
[0078]图8示出了根据本发明一个实施例的、用于使用图7所示的时钟交错控制逻辑来控制分区级移位时钟交错的示例性电路的时序图800。在一个实施例中，本发明利用SerDes扫描架构“4f”时钟以时控外部扫描链从芯片I/O例如图5中的Scanln0509到并行化器模块504，并且从串行化器模块503到芯片I/O例如San0ut0508。图8中SerDes4f时钟780和内部扫描链时钟(Clk0705、Clkl710、Clk2715和Clk3720)的关系是4:1，如图8的波形中所示。针对SerDes4f时钟780的每四个时钟脉冲，内部扫描链测试时钟的每个将仅实施一次脉冲，以允许经并行化的数据被加载到扫描链并且经串行化的数据正确移出扫描链。如图7所示，每个分区级扫描测试时钟使用时钟门控单元750来进行门控，同时当ScanEnable725使能时，SerDes4f时钟780是到这些时钟门控单元的输入。
[0079]再如图8所不，在扫描移位期间，SanEnabIe725和shift_stagger_mode785两者被使能。作为响应，模块740将生成四个时钟交错使能信号用每个分区时钟。图9是示出了根据本发明的一个实施例的、用于生成时钟交错使能用于每个分区扫描时钟的、来自图7的示例性交错控制逻辑模块740的细节的示意图。模块740中的控制逻辑创建四个交错时钟使能信号以用于控制每个区的时钟门控单元。如图9所示，在扫描移位期间，SanEnable725和Shif_Stagger_m0de785控制模块740。当两个信号激活时，模块740的电路系统创建用于每个分区时钟的四个时钟交错使能信号(Stagger_clk_en0816、Stagger_clk_enl817、Stagger_clk_en2818、Stagger_clk_en3819)。这些时钟交错使能信号按以下方式控制时钟门控单元750:使得SerDes4f时钟780的每四个时钟脉冲中的只一个时钟脉冲被提供给分区O—分区3的四个分区的每一个的内部扫描链。
[0080]图8中的clk0705、clkl710、clk2715和clk3720信号的波形示出了，分区时钟的每一个在SerDes4f时钟780的每4个周期仅实施一次脉冲，并且分区时钟被交错使得四个分区中没有任何一个被一起时控。交错使能信号(如图8所示的Stagger_clk_en0816、Stagger_clk_enl817>Stagger_clk_en2818>Stagger_clk_en3819)的每一个控制四个分区的每一个的时钟门控单元，其依次允许每个分区中的扫描链在包括SerDes4f时钟780的4个周期的期间的不同时间移位。以该方式使用交错实现使能信号，允许每个分区的分区时钟脉冲被交错，而未使用任何引入到时钟路径的延迟逻辑。
[0081]在一个实施例中，SerDes架构是可缩放的，使得SerDes模块可以大于4位的宽度。另外，可以使用系统中的高速串行时钟来生成4个以上的扫描测试时钟，并且可以使用高速串行时钟支持4个以上的分区。
[0082]如图8所示，在本发明的该实施例中，仅在扫描移位期间使用时钟交错。相比之下，在捕获周期将高速捕获时钟提供到所有分区中的扫描链用于在相同时间过渡延迟测试。
[0083]通过使用本发明的时钟交错机制来偏移不同分区中的扫描链的加载-卸载周期的结果是，如从“具有时钟交错的功率活动”波形799所看到的，扫描移位期间的峰值功率减小。这允许分区中的扫描链在较高的速度下移位，这在没有时钟交错支持的情况将是不可能的。扫描期间的分区级时钟交错的最终效果是，通过减少在芯片的较小和较局部性区域中的扫描链翻转来减小局部IR下降。
[0084]为了比较，图8还提供没有时钟交错的分区的波形814，以及相关联的功率活动的波形815。如图所示，如果所有分区在相同时间时控，那么815中的峰值功率幅度显著大于波形799中的，在波形799中时钟交错被实现。
[0085]在本发明的一个实施例中，只要每个分区中存在多个扫描链组并且交错这些链的移位时钟将不影响加载-卸载操作，则使得通过进一步交错每个分区中一个或多个扫描链的扫描移位时钟来进一步减小局部IR下降是可能的。另外只有在分区中的一个或多个扫描链可以使用与分区中其他扫描链分开的扫描测试时钟运行时，才可以实现分区中的交错。
[0086]图10是根据本发明一个实施例的、示出了用于每个分区扫描时钟的示例性时钟门控单元的示意框图。模块1010和1020是图7所示的时钟门控模块750的不同的实施例。模块1020实现具有由测试禁用信号1050激活的测试禁用模式的时钟门控单元，测试禁用信号1050允许当单元连接到如图7所示的系统时如果ScanEnable725信号为低则单元被禁用。另一方面模块1010不包括测试禁用模式。
[0087]图11描绘了根据本发明实施例的、解除移位峰值功率问题的移位时钟交错的示例性过程的流程图1100。然而发明不限于由流程图1100提供的描述。当然，相关领域技术人员从本文所提供的教导应该理解其他功能流在本发明的范围和精神内。将继续参考上述示例性实施例来描述流程图1100，虽然方法不限于那些实施例。
[0088]在框1102，扫描数据由测试器计算系统110的测试器处理器114从多个I/O端口例如Scanln0509路由到正在使用SerDes4f时钟测试的集成电路中的分区例如分区0502。SerDes4f时钟可以操作在250MHz或250MHz以上的高频率。
[0089]在步骤1104，并行化模块例如504将到达分区的串行数据并行化，以准备供给分区内部的扫描链中的扫描数据。
[0090]在步骤1106，门控单元750生成用于将扫描数据脉冲进入每个各自的分区的扫描测试时钟。每个扫描测试时钟操作在If时钟频率，并且以在任何给定时间不超过一个扫描测试时钟实施脉冲的方式来实施脉冲。图8中的扫描测试时钟信号clk0705、clkl710、clk2715和clk3720的波形示出了，分区时钟的每一个在SerDes4f时钟780的每4个周期仅脉冲一次，即操作在If时钟频率。还示出了分区时钟被交错使得四个分区中没有任何一个被一起定时。
[0091]时钟门控单元750由时钟交错控制模块740中的逻辑来控制，交错控制模块740的逻辑生成使能信号以按以下方式控制门控单元:使得SerDeMf时钟780的每四个时钟脉冲的只一个时钟脉冲被提供给分区O—分区3的四个分区的每一个的内部扫描链。
[0092]在步骤1108，扫描数据由并行化器模块使用扫描测试时钟以If时钟频率移入分区的内部扫描链。
[0093]在步骤1110，扫描数据输出由串行化器模块例如模块503进行串行化，以准备将移出各自分区并路由回I/O端口的数据。最后在步骤1112，扫描数据输出以SerDes4f的时钟频率串行移出。
[0094]使用采用上述方法的SerDes扫描架构的分区的交错扫描移位时钟，可以通过阻止芯片的局部化区域中的扫描链的所有触发器(flop)同时切换，来帮助减小局部级的扫描移位峰值功率问题。取决于在设计中存在多少扫描链组以及在任何给定的时间多少扫描链组被使能，在峰值移位功率中可以有显著的改善。例如，如果存在两个扫描链组并且在每次一个组被使能，那么在峰值移位功率中大约有50%的减小。
[0095]针对基于扫描的测试减小扫描移位期间在全局级的峰值功率的系统
[0096]本发明还提供用于减小在扫描移位期间在全局级的峰值功率问题的方法和系统。根据本发明的不同实施例，通过将测试时钟交错到CPU核心和L2C高速缓存，从而减小来自功率导轨的全局电压下降，来减小扫描移位周期期间在全局级的峰值功率。这允许扫描移位操作运行在较高的时钟速度下，其最终转而减小生产测试期间的总体测试时间。
[0097]图12是根据本发明的一个实施例的、示出了用于将测试时钟和处理系统例如正使用扫描测试技术测试的CPU或GPU芯片的中的功能时钟进行复用的示例性电路的示意框图。如图12所示，测试时钟1110和功能时钟1105在时钟树的根处复用，用于较早的时序收敛并且保存路由资源。测试时钟1110和功能时钟1105通过耦连到系统110中的测试器处理器114的I/O引脚来外部驱动。信号TeSt_m0delll5用于在功能时钟和测试时钟之间进行选择。所选择的时钟随后路由到系统中的三个核心，核心11120、核心21130和L2C1125。
[0098]高速性能CPU或者GPU中的功能时钟具有非常严格的时钟偏移要求，通常在几十皮秒(pico second)。虽然严格的偏移要求对于CPU复合体的功能性能有积极影响,但是由于时钟沿在大约相同的时间到达CPU复合体中的所有触发器(flop)因此从峰值测试功率的角度看这具有负面的影响。由于扫描移位期间在给定时钟沿上的过渡的数目可能大于正常操作期间，因此移位期间的峰值功率高于设计用于部件的正常操作的功率。随着测试失败这可能造成部件的热量的热点和不稳定性问题，造成制造产量损失。
[0099]根据发明的一个实施例，通过交错到达CPU核心和L2C高速缓存的测试时钟沿，来减小扫描移位周期期间在全局级的峰值功率。通过跨CPU复合体中的不同核心和L2高速缓存分开测试时钟沿，减小了全局IR下降。减小在全局级的峰值功率问题的方法可以结合前面所述的减小局部级峰值功率问题的方法来使用。如果发现先前的方法太干扰或者因为任何其他原因而不工作，那么该方法还可以单独使用。
[0100]图13是根据本发明的一个实施例的、示出用于将移位时钟交错到系统中的处理核心和L2C高速缓存的示例性电路的示意框图。如图13所述，在测试时钟和功能时钟复用之后，具有不同延迟值的组合延迟元件例如延迟缓冲区1150被添加，以跨不同的核心和L2高速缓存故意偏移时钟。延迟的数量可以基于之前的硅数据来确定，或者可以是可在硅初启的时间设定的可编程的延迟值。
[0101]如图13所示，核心11120和核心21130都有到和自L2C的路径，其需要被测试。在这种情况下，由于存在需要测试的在不同的核心和L2C之间的路径，因此测试时钟1110不应该在捕获周期期间偏移以使能这些路径的测试和捕获路径的正确的功能输出。此外，如果跨不同的核心和L2C共享扫描链，那么由于考虑到交错，需要在核心和L2C之间移位路径的足够的持有余裕，以在时钟线中采取延迟。
[0102]图13示出了如何使用时钟定时器框例如模块1190来交错测试时钟到核心和L2C。用于诸如缓冲区1150的延迟值可以由JTAG位来控制，其可以编程为初始设置过程的一部分。用于这些JTAG位的初始值将来自于时序/功率分析并且在针对最优值在自动化测试设备(ATE)上被表征。
[0103]图14是根据本发明一个实施例的、用于控制图13所示的移位时钟交错的示例性电路的时序图。波形1440示出了原始测试时钟。波形1430是提供到核心11120的时钟信号。波形1420是提供到L2C1125的时钟信号。波形1410是提供到核心21130的时钟信号。如图14所示，核心11120在移位周期期间将得到未经延迟的测试时钟。L2C1125将接收由DELl延迟的测试时钟。同时核心21130将接收由DEL1+DEL2延迟的测试时钟。这些时钟仅在移位周期期间而非捕获周期期间交错。
[0104]图15描绘了根据本发明实施例的、对基于扫描的测试解决在扫描移位周期期间在全局级的峰值功率问题的示例性过程的流程图1500。然而发明不限于由流程图1500提供的描述。当然，相关领域技术人员从本文所提供的教导应该理解其他功能流在本发明的范围和精神内。将继续参考上述示例性实施例来描述流程图1100，虽然方法不限于那些实施例。
[0105]在步骤1502，如上所述测试时钟与功能时钟在时钟树的根处复用。
[0106]在步骤1504，测试时钟通过时钟定时器框例如包括变化的延迟值的组合延迟元件的模块1190来路由测试时钟。这些延迟在测试时钟与功能时钟复用之后但在测试时钟到达CPU核心或L2C之前插入到设计中。
[0107]最后在步骤1506，如上所述，延迟元件的值可以使用JTAG位来编程。
[0108]同时，前述公开阐述了使用特定框图、流程图和示例的各种实施例，每个框图部件、流程图步骤、操作和/或本文描述和/或示出的部件均可单独地和/或共同地，通过使用各种不同的硬件、软件或固件(或其任意组合)配置来实现。另外，对包含在其他部件内的部件的任何公开均应视为示例，因为可实现许多其他架构来达到相同的功能。
[0109]本文描述和/或示出的工艺参数和步骤序列仅以示例方式给出。举例来说，虽然本文示出和/或描述的步骤可能以特定的顺序显示或论述，但这些步骤不是必须按所示出或论述的顺序来实施。本文描述和/或示出的各种示范性方法也可以省略一个或多个本文描述或示出的步骤，或包括附加步骤作为那些所公开步骤的补充。
[0110]虽然本文已围绕全功能计算系统描述和/或示出了各种实施例，但这些示范性实施例中的一个或多个可分配为各种各样的形式的程序产品，而与用来实际执行分配的计算机可读介质的特定类型无关。本文公开的实施例也可以使用实施某些任务的软件模块来实现。这些软件模块可包括脚本、批处理或其他可被存储在计算机可读存储介质上或计算系统内的可执行文件。这些软件模块可以配置计算系统来实施一个或多个本文公开的示范性实施例。本文公开的软件模块中的一个或多个可在云计算环境中实现。云计算环境可经由因特网提供各种服务和应用。这些基于云的服务(例如，软件即服务、平台即服务、基础设施即服务等等)可通过Web浏览器或其他远程接口访问。本文描述的各种功能可通过远程桌面环境或任何其他基于云计算的环境提供。
[0111]前述的描述，出于解释的目的，已参考特定实施例进行了描述。然而，上述说明性的论述不旨在穷举或将本发明限制在所公开的明确形式上。鉴于以上教导，许多修改和变形是可能的。实施例被选择和描述以最好地解释本发明的原理及其实际应用，从而使其他的本领域技术人员采用各种适用于特定预期用途的修改来最好地利用本发明和各种实施例。
[0112]根据本发明的实施例因此被描述。虽然本公开已在特定实施例中加以描述，但应理解本发明不应被解释为限于这些实施例，而应根据以下的权利要求来进行解释。
【权利要求】
1.一种用于实施基于扫描的测试的方法，所述方法包括: 使用操作在第一频率的第一时钟信号将扫描数据从多个I/o端口串行路由到集成电路的多个分区，其中所述多个分区的每个分区包括多个内部扫描链； 并行化所述扫描数据用于加载到每个分区中的内部扫描链中； 使用所述第一时钟信号来生成操作在第二频率的多个第二时钟信号，其中每个分区分别接收所述多个第二时钟信号中相应的一个，并且其中所述多个第二时钟信号被交错，其中每个在不同的时间实施脉冲；以及 以所述第二频率的速率将所述扫描数据移入到所述多个分区的所述内部扫描链中，其中所述多个分区的每个分区使用其接收的相应的第二时钟信号来实施所述移入。
2.根据权利要求1所述的方法，包括: 串行化输出扫描数据以将所述输出扫描数据从所述多个分区路由到所述多个I/O端口 ；以及 以所述第一频率的速率将所述输出扫描数据从所述多个分区的所述内部扫描链串行移出，其中所述多个分区的每个分区使用所述第一时钟信号以实施所述移出。
3.根据权利要求1所述的方法，其中所述第一频率是所述第二频率的倍数。
4.根据权利要求1所述的方法，其中所述生成进一步包括使用时钟交错使能信号来使能所述多个第二时钟信号，其中每个时钟交错使能信号用于控制用于每个分区的时钟门控单元。
5.根据权利要求4所述的方法，其中每个时钟交错使能信号控制用于分区的所述时钟门控单元，其中在所述第一时钟信号的每N个周期生成第二时钟信号的仅一个脉冲，其中N是所述第一频率和所述第二频率的商值。
6.根据权利要求1所述的方法，进一步包括在将所述扫描数据移入到所述多个分区的所述内部扫描链中之前解压缩经并行化的扫描数据。
7.一种用于实施基于扫描的测试的方法，所述方法包括: 使用操作在第一频率的第一时钟信号将扫描数据从多个I/O端口串行路由到集成电路的多个分区，其中所述多个分区的每个分区包括多个内部扫描链； 并行化所述扫描数据用于加载到每个分区中的内部扫描链中； 使用所述第一时钟信号来生成操作在第二频率的多个第二时钟信号，其中每个扫描链分别接收所述多个第二时钟信号中相应的一个并且其中所述多个第二时钟信号被交错，其中每个在不同的时间实施脉冲；以及 以所述第二频率的速率将所述扫描数据移入到所述多个分区的所述内部扫描链中，其中所述多个内部扫描链的每个扫描链使用其接收的相应的第二时钟信号来实施所述移入。
8.根据权利要求7所述的方法，包括: 串行化输出扫描数据以将所述输出扫描数据从所述多个内部扫描链路由到所述多个I/O端口 ；以及 以所述第一频率的速率将所述输出扫描数据从所述多个分区的所述内部扫描链串行移出，其中所述多个分区的每个分区使用所述第一时钟信号以实施所述移出。
9.根据权利要求7所述的方法，其中所述第一频率是所述第二频率的倍数。
10.根据权利要求7所述的方法，其中所述生成进一步包括使用时钟交错使能信号来使能所述多个第二时钟信号，其中每个时钟交错使能信号用于控制用于每个内部扫描链的时钟门控单元。
11.根据权利要求10所述的方法，其中每个时钟交错使能信号控制用于内部扫描链的所述时钟门控单元，其中在所述第一时钟信号的每N个周期生成第二时钟信号的仅一个脉冲，其中N是所述第一频率和所述第二频率的商值。
12.根据权利要求7所述的方法，进一步包括在将所述扫描数据移入到所述多个分区的所述内部扫描链中之前解压缩经并行化的扫描数据。
13.—种用于实施基于扫描的测试的系统,所述系统包括: 包括测试器处理器的计算机系统，其中所述测试器处理器通信地耦连到多个I/O端口 ； 包括多个分区的在测试下的集成电路，其中每个分区包括多个内部扫描链，并且其中所述多个分区通信地耦连到所述多个I/O端口，并且进一步其中所述测试器处理器可操作为使用操作在第一频率下的第一时钟信号将扫描数据从所述多个I/O端口串行地路由到所述多个分区； 多个门控单元，可操作为使用所述第一时钟信号以生成操作在第二频率下的多个第二时钟信号，其中每个分区分别接收所述多个第二时钟信号中的相应的第二时钟信号并且其中所述多个第二时钟信号被交错，其中每个在单独的时间实施脉冲；以及 并行化模块，可操作为并行化所述扫描数据用于加载到每个分区的内部扫描链中，其中所述并行化模块进一步可操作为以所述第二频率的速率将所述扫描数据移入到所述多个分区的内部扫描链中，其中所述多个分区的每个分区使用其接收的相应的第二时钟信号以对所述扫描数据进行移入。
14.根据权利要求13所述的系统，进一步包括串行化模块，其可操作为串行化输出扫描数据以将所述输出扫描数据从所述多个分区路由到所述多个I/O端口 ；以及其中所述串行化模块进一步可操作为，以所述第一频率的速率将所述输出数据从所述多个分区的所述多个内部扫描链串行移出，其中所述多个分区的每个分区使用所述第一时钟信号以实施所述移出。
15.根据权利要求13所述的系统，其中所述第一频率是所述第二频率的倍数。
16.根据权利要求13所述的系统，进一步包括交错控制模块，其中所述交错控制模块使用时钟交错使能信号来使能所述多个第二时钟信号，以及其中每个时钟交错使能信号用于控制用于每个分区的时钟门控单元。
17.根据权利要求16所述的系统，其中每个时钟交错使能信号控制用于分区的所述时钟门控单元，其中在所述第一时钟信号的每N个周期生成第二时钟信号的仅一个脉冲，其中N是所述第一频率和所述第二频率的商值。
18.根据权利要求13所述的方法，其中所述系统进一步包括解压缩模块，其可操作为在将所述扫描数据移入到所述多个分区的所述内部扫描链中之前解压缩经并行化的扫描数据。
【文档编号】G01R31/303GK103913702SQ201310745669
【公开日】2014年7月9日 申请日期:2013年12月30日 优先权日:2012年12月28日
【发明者】米林得·索纳瓦乐, 萨蒂亚·普瓦达, 阿米特·桑加尼 申请人:辉达公司