一种雷达用数字信号处理装置制造方法
【专利摘要】本发明属于雷达数据处理【技术领域】，公开了一种雷达用数字信号处理装置。该雷达用数字信号处理装置包括FPGA芯片、第一DSP芯片至第四DSP芯片、电源模块、时钟模块；所述FPGA芯片通过SRIO总线分别电连接第一DSP芯片至第四DSP芯片，所述第一DSP芯片通过PCI-E总线电连接第三DSP芯片，所述第二DSP芯片通过PCI-E总线电连接第四DSP芯片；所述第一DSP芯片的HYPERLINK接口电连接第二DSP芯片的HYPERLINK接口，所述第三DSP芯片的HYPERLINK接口电连接第四DSP芯片的HYPERLINK接口；所述FPGA芯片上设置有VPX接口。
【专利说明】一种雷达用数字信号处理装置
【技术领域】
[0001]本发明属于雷达数据处理【技术领域】，特别涉及一种雷达用数字信号处理装置，实现了 FPGA芯片和多个DSP芯片的协同工作。
【背景技术】
[0002]数字信号处理技术已广泛应用于通信、雷达、声纳、遥感、图形图像处理和语音处理等领域，对于越来越复杂的二维、三维甚至四维的图像处理，需要处理系统能够运行复杂的算法。对于通信、雷达等高端设备需要在极短的时间内完成信号的处理分析，对处理器性能要求越来越高，例如语音算法需要每秒完成几千万到几亿次运算，视频和图像算法需要每秒完成几亿到几十亿次运算，而雷达信号的处理算法更需要每秒完成几十亿到几百亿次运算。这些算法复杂度高、实时性强，而且部分算法必须采用浮点运算才能完成，因此需要设计具有较强通用性的高速实时信号处理平台实现这些算法。
[0003]单核DSP依靠工艺的改进提升处理性能，而单核芯片的集成度提高受以下因素的制约:物理极限的制约、按几何级数递增的制作成本、芯片处理能力对功耗、散热、线延迟的要求等，从而使得单核处理器性能提高产生了瓶颈。
【发明内容】
[0004]本发明的目的在于提出一种雷达用数字信号处理装置。能够实现高速大数据量的数字信号处理功能。
[0005]为实现上述技术目的，本发明采用如下技术方案予以实现。
[0006]一种雷达用数字信号处理装置包括FPGA芯片、第一 DSP芯片至第四DSP芯片，还包括用于向FPGA芯片以及第一 DSP芯片至第四DSP芯片提供电源的电源模块、用于向FPGA芯片以及第一 DSP芯片至第四DSP芯片提供时钟信号的时钟模块；所述FPGA芯片通过SRIO总线分别电连接第一 DSP芯片至第四DSP芯片，所述第一 DSP芯片通过PC1-E总线电连接第三DSP芯片，所述第二 DSP芯片通过PC1-E总线电连接第四DSP芯片；所述第一 DSP芯片的HYPERLINK接口电连接第二 DSP芯片的HYPERLINK接口，所述第三DSP芯片的HYPERLINK接口电连接第四DSP芯片的HYPERLINK接口 ；所述FPGA芯片上设置有VPX接口。
[0007]本发明的特点和进一步改进在于:
[0008]所述每个DSP芯片的型号为TMS320C6678，所述FPGA芯片的型号为XC6VLX240T-2FFG1156L.[0009]每个DSP芯片设置有DDR3控制器，每个DSP芯片通过DDR3控制器电连接有SDRAM芯片，所述SDRAM芯片的容量为IGB或2GB。
[0010]每个DSP芯片电连接有NOR FLASH存储器，所述FPGA芯片电连接有FLASH存储器。
[0011]所述FPGA芯片、第一 DSP芯片、第二 DSP芯片、第三DSP芯片或第四DSP芯片电连接有千兆以太网口，所述千兆以太网口通过网线电连接有计算机。[0012]所述时钟模块包括晶振、第一时钟发生器、以及第二时钟发生器，所述晶振的频率为25MHz，所述第一时钟发生器和第二时钟发生器的型号均为⑶CE62005 ；
[0013]所述第一时钟发生器设置有输入端、第一输出端、第二输出端和第三输出端,所述第二时钟发生器设置有输入端、第一输出端、第二输出端、第三输出端和第四输出端；所述第一时钟发生器电连接晶振，第一输出端电连接第二时钟发生器的输入端，第二输出端电连接DSP芯片的SDRAM时钟输入端，第三输出端电连接DSP芯片的存储子系统时钟输入端；所述第二时钟发生器的第一输出端电连接DSP芯片的SRIO接口时钟输入端，所述第二时钟发生器的第二输出端电连接DSP芯片的HYPERLINK接口时钟输入端，所述第二时钟发生器的第三输出端电连接DSP芯片的PC1-E接口时钟输入端，所述第二时钟发生器的第四输出端电连接DSP芯片的核时钟输入端。
[0014]本发明的有益效果为:
[0015]DDSP芯片和FPGA芯片分工明确高效，信号处理以4个DSP芯片为核心，共32个核可同时进行数据处理，浮点运算能力最高可达512GFL0PS。FPGA芯片一方面可以对数据进行前期的处理，另一方面用来对DSP芯片和其他电路进行相关的配置。
[0016]2) FPGA芯片和每个DSP芯片之间通过SRIO总线连接，如此每个DSP芯片可同步且高速的处理FPGA芯片发送来的数据，同样可以把最后处理过后的数据发送回FPGA芯片，通过VPX接口进行后续的传输和处理。
[0017]3) 4个DSP芯片之间都有高速串行总线进行互联，可灵活多变地实现任意两片之间的数据传输。
[0018]4)每片DSP芯片的JTAG电路都连接到FPGA上，这样调试阶段通过FPGA芯片编程能灵活的对任意一个DSP芯片进行调试。
[0019]5)4个DSP芯片所需要的浮动核电压仅通过I个数字PWM系统控制器和两个数字电源控制驱动器就可以实现，既节省了布线资源又可对DSP芯片的核电压进行浮动调节。
[0020]6)每片DSP芯片的时钟信号通过2个时钟产生器5配置产生，十分灵活，可以通过配置每个时钟产生器来改变任意一路时钟的值，并且保证几路输出时钟的同步。
[0021]7)本发明采用12V单电源供电，便于进行调试。
【专利附图】
【附图说明】
[0022]图1为本发明的一种雷达用数字信号处理装置的结构示意图；
[0023]图2为本发明的时钟模块的结构示意图；
[0024]图3为本发明的DSP芯片供电的第一原理不意图；
[0025]图4为本发明的DSP芯片供电的第二原理示意图；
[0026]图5为本发明的FPGA芯片供电的原理不意图；
[0027]图6为本发明的上电顺序示意图。
【具体实施方式】
[0028]下面结合附图对本发明作进一步说明:
[0029]参照图1，为本发明的一种雷达用数字信号处理装置的结构示意图。该雷达用数字信号处理装置包括FPGA芯片以及第一 DSP芯片至第四DSP芯片。本发明实施例中，每个 DSP 芯片采用 TI 公司 8 核 TMS320C6678，该 DSP 上面有 SRIO、PCIe, Hyperlink、SGMII,DDR3、SPI接口，能实现十分丰富的外围电路功能。FPGA芯片采用Xilinx公司的Virtex_6系列 FPGA，型号为 XC6VLX240T-2FFG1156I。
[0030]本发明实施例中，4个DSP芯片采用网状拓扑结构，并分别连接到FPGA芯片上，易于实现多个DSP芯片之间的数据通信以及DSP芯片与FPGA芯片之间的数据通信。具体说明如下:每个 DSP 芯片拥有 4Lane SRIO 接口，2Lane PCIe 接口和 4Lane Hyperlink 接口。FPGA芯片通过SRIO总线2分别电连接第一 DSP芯片至第四DSP芯片，上述第一 DSP芯片通过PC1-E总线I电连接第三DSP芯片，上述第二 DSP芯片通过PC1-E总线I电连接第四DSP芯片；上述第一 DSP芯片的HYPERLINK接口电连接第二 DSP芯片的HYPERLINK接口，上述第三DSP芯片的HYPERLINK接口电连接第四DSP芯片的HYPERLINK接口。总之，4个DSP芯片和FPGA芯片之间连接构成全互联结构，两个DSP芯片之间通过SRIO接口、PCI_E接口、Hyperlink接口互联。上述SRIO总线和PC1-E总线都是高速串行总线，Xl-Lane传输速率最高可达5Gbs/s，Hyper I ink接口是TI公司DSP特有的接口，Xl-Lane传输速率最高可达12.5Gbs/s。每个DSP芯片和FPGA芯片之间通过SRIO总线互联。上述FPGA芯片上设置有VPX接口，可与其他板卡进行板间互联。根据上述连接关系，FPGA芯片用于从VPX接口接收雷达信号处理的原始数据，FPGA芯片和每个DSP芯片中预先存储有程序。当FPGA芯片接收到雷达信号处理的原始数据之后，可以根据其存储的程序，对数据进行处理或者将其中一部分数据传输至对应的DSP芯片；iDSP芯片收到对应的数据之后，即可按照存储的程序进行相应的处理。这样通过DSP芯片和FPGA芯片的协同处理，既可以完成数据处理过程，得出对应结果(如SAR成像结果)。
[0031 ] 另外，在上述FPGA芯片、第一 DSP芯片、第二 DSP芯片、第三DSP芯片或第四DSP芯片电连接有千兆以太网口。此时，就可以将千兆以太网口通过网线电连接计算机，实现DSP芯片(FPGA芯片)与计算机的信息交互。
[0032]本发明实施例中，每个DSP芯片设置有DDR3控制器(DDR3Controler)，每个DSP芯片通过DDR3控制器电连接有SDRAM芯片，上述SDRAM芯片的容量为IGB或2GB。例如，SDRAM芯片为三星的DDR3SDRAM，这样就能保证DSP芯片对大数据量的操作。
[0033]本发明实施例中，每个DSP芯片电连接有16MB的NOR FLASH存储器，用来实现对DSP的NOR FLASH加载。上述FPGA芯片电连接有16MB的FLASH存储器。FPGA芯片可以从FLASH存储器加载硬件设计程序的Bit文件。88E1111是MARVELL公司产的物理层转换芯片，RJ45选用通用的以太网口接插件。本发明中使用的FPGA芯片上总共有20个通道的GTX接口，由于和每个DSP芯片连接X2-Lane的SR10，耗去8通道的GTX接口，还剩余12通道，剩余的GTX全部引到VPX接口上，作为后期的扩展使用。
[0034]以第一 DSP芯片电连接千兆以太网口为例，对本发明的工作过程进行说明:FPGA芯片把接收来的雷达信号处理的原始数据传输到任意一个DSP芯片处理，经过处理的数据再传输给第一 DSP芯片，因为第一 DSP芯片连接了网口，这样处理过后的最终数据可以通过第一 DSP芯片的网口传输至计算机来观察结果。下面以SAR成像处理为例进行说明，采集过来的SAR成像处理原始数据通过VPX总线传输到FPGA芯片完成距离脉压和DDC(数字下变频)，然后通过SRIO接口将数据分别传输给4个DSP芯片，在对应的DSP芯片中先完成距离向处理，包括多普勒中心估计、距离弯曲校正和多普勒调频率估计，之后第一 DSP芯片通过Hyperlink接口接收来自其它3个DSP芯片的数据，在第一 DSP芯片将整个数据合并，并沿距离向分块，然后将分块好的数据通过Hyperlink接口传输给其它3个DSP芯片，接着4个DSP芯片分别进行方位向处理，包括方位运动补偿和方位脉压，之后其它3个DSP芯片通过Hyperlink接口将分块的数据传输给第一 DSP芯片，在第一 DSP芯片中做完多视频处理和图像量化，然后第一 DSP芯片通过网口将图像数据传输出去。
[0035]上面介绍的是本发明的核心处理单元的接口，为了让本发明正常工作起来，需要外围众多的辅助电路，其中最重要的是电源模块和时钟模块的设计，这直接关乎到本发明的工作性能。
[0036]本发明实施例中，还设置有用于向FPGA芯片以及第一 DSP芯片至第四DSP芯片提供电源的电源模块、以及用于向FPGA芯片以及第一 DSP芯片至第四DSP芯片提供时钟信号的时钟模块。其中，时钟模块包括晶振、第一时钟发生器、以及第二时钟发生器，上述晶振的频率为25MHz，
[0037]参照图2，为本发明的时钟模块的结构示意图。上述第一时钟发生器设置有输入端、第一输出端、第二输出端和第三输出端，上述第二时钟发生器设置有输入端、第一输出端、第二输出端、第三输出端和第四输出端；上述第一时钟发生器电连接晶振，第一输出端电连接第二时钟发生器的输入端，第二输出端分别电连接每个DSP芯片的SDRAM时钟输入端，对应的时钟输出频率为66.667MHZ ;第三输出端分别电连接每个DSP芯片的存储子系统时钟输入端(PASS)，对应的时钟输出频率为100MHZ ;上述第二时钟发生器的第一输出端分别电连接每个DSP芯片的SRIO接口时钟输入端，对应的时钟输出频率为312.5MHZ ;上述第二时钟发生器的第二输出端分别电连接每个DSP芯片的HYPERLINK接口时钟输入端，对应的时钟输出频率为312.5MHZ ;上述第二时钟发生器的第三输出端分别电连接每个DSP芯片的PC1-E接口时钟输入端，对应的时钟输出频率为100MHZ ;上述第二时钟发生器的第四输出端电连接分别电连接每个DSP芯片的核时钟输入端，对应的时钟输出频率为100MHZ。本发明实施例中，FPGA芯片的外部使用另一个200MHZ的SiT9102系列的高稳晶振作为外部时钟输入。
[0038]本发明实施例中，上述第一时钟发生器和第二时钟发生器的型号均为⑶CE62005。⑶CE62005芯片支持多种输入时钟方式，有四路输出，每一路之间都是独立的，通过对它内部寄存器的控制可以输出40KHZ到800MHZ (LVDS)之间频率的时钟，同时它也支持LVPECL和LVCMOS电平下的时钟。
[0039]因为本发明使用四个型号为TMS320C6678的DSP芯片，所以从CDCE62005芯片出来的时钟需要经过时钟分发芯片送到两片DSP上。这里时钟分发芯片采用TI的⑶CLVD2104这款芯片，它支持的最大时钟输入频率是800MHZ，双通道输入，每个通道可以分出去四路，⑶CLVD2104芯片的特点如下:1)支持双通道输入，每路输入对应4路输出。2)抖动很低，小于300fs。3)通道输出之间的时钟偏移很小，最大不超过35ps。4)支持的输入电平有LVDS, LVPECL, LVCMOSo 5) 8 路 LVDS 输出，且支持 ANSIEIA/TIA-644A 协议。6)支持的最高输入频率高达800MHZ。7)支持2.375 - 2.625V之间的供电电压。
[0040]本发明实施例中，设置有FPGA芯片4个型号为TMS320C6678的DSP芯片，FPGA芯片上配置有FLASH存储器；每个DSP芯片配置有SDRAM芯片和NAND FLASH存储器。因此本发明使用到的核心器件较多，并且处理器内核频率以及接口速率较高，因此系统的正常运行对功耗要求极高，远远大于普通的单处理器系统。嵌入式系统良好的电源设计是整个系统能正常稳定工作的关键，必须满足系统功耗要求，并且需要提供功耗余量。本发明用到的电源种类有:12V、5V、3.3V、2.5V、1.8V、1.5V、1.2V、1.0V。
[0041]参照图3，为本发明的DSP芯片供电的第一原理示意图；参照图4，为本发明的DSP芯片供电的第二原理示意图。本发明实施例中，上述电源模块包括多个终端稳压器、以及第一 DC/DC转换器至第四DC/DC转换器。其中，每个终端稳压器具有输出端、第一输入端和第二输入端。第一 DC/DC转换器至第四DC/DC转换器的输入端均输入12V直流电，第一 DC/DC转换器的型号为PTH08T210W，其输出端分别电连接每个DSP芯片，用于输出IV直流电(电流为30A)至每个DSP芯片。第二 DC/DC转换器的型号为PTH08T240W，其输出端分别电连接每个终端稳压器的第一输入端，用于输出3.3V直流电(电流为10A)至每个终端稳压器。第三DC/DC转换器的型号为PTH08T240W，其输出端分别电连接每个DSP芯片以及每个终端稳压器的第二输入端，用于输出1.8V直流电(电流为10A)至每个DSP芯片以及每个终端稳压器。第四DC/DC转换器的型号为PTH08T240W，其输出端分别电连接每个DSP芯片，用于输出1.5V直流电(电流为10A)至每个DSP芯片。每个终端稳压器的型号为PTH08T240W，其输出端连接对应的一个SDRAM芯片，用于输出0.75V直流电(电流为0.5A)至对应的SDRAM芯片提供直流电源。
[0042]由于在每个DSP芯片上还需要供应浮动的核电压。因此，在本发明实施例中，电源模块还包括数字PWM系统控制器、第一数字电源控制驱动器以及第二数字电源控制驱动器。数字PWM系统控制器的型号为UCD9244，具有输入端、第一控制端和第二控制端；每个数字电源控制驱动器的型号均为UCD7242，具有输入端、第一输出端和第二输出端。数字PWM系统控制器的输入端接入12V直流电，第一控制端电连接第一数字电源控制驱动器的输入端，第二控制端电连接第二数字电源控制驱动器的输入端，数字PWM系统控制器用于分别控制第一数字电源控制驱动器以及第二数字电源控制驱动器的输出电压。第一数字电源控制驱动器的两个输出端以及第一数字电源控制驱动器的两个输出端对应连接4个DSP芯片，用于为每个DSP芯片提供浮动电压。
[0043]参照图5，为本发明的FPGA芯片供电的原理示意图。本发明实施例中，电源模块还包括:第一稳压器至第五稳压器、以及第五DC/DC转换器至第七DC/DC转换器。其中，第二稳压器具有输出端、第一输入端和第二输入端，第四稳压器具有输出端、第一输入端和第二输入端，第五稳压器具有输出端、第一输入端和第二输入端。第一稳压器的型号为TPS54631,其输入端接入12V直流电，输出端分别电连接第四稳压器的第一输入端和第五稳压器的第一输入端，用于分别输出5V直流电(电流为1A)至第四稳压器的第一输入端和第五稳压器的第一输入端。第五DC/DC转换器的型号为PTH08T240W，其输入端接入12V直流电，输出端电连接FPGA芯片，用于输出1.8V直流电(电流为10A)至FPGA芯片。第六DC/DC转换器的型号为PTH08T240W，其输入端接入12V直流电，输出端电连接FPGA芯片，用于输出2.5V直流电(电流为10A)至FPGA芯片。第七DC/DC转换器的型号为PTH08T240W，其输入端接入12V直流电，输出端电连接FPGA芯片，用于输出IV直流电(电流为10A)至FPGA芯片。第二稳压器的型号为TPS54620，其第一输入端接入12V直流电，第二输入端电连接第二DC/DC转换器的输出端(接入3.3V直流电)，输出端电连接FPGA芯片，用于输出1.5V直流电(电流为6A)至FPGA芯片。第三稳压器的型号为TPS73701，其输入端电连接第二 DC/DC转换器的输出端(接入3.3V直流电)，输出端电连接千兆以太网口的电源输入端，用于提供1.2V直流电(电流为0.38A)。第四稳压器的型号为TPS74401，其第二输入端电连接第二 DC/DC转换器的输出端(接入3.3V直流电)，输出端电连接FPGA芯片，用于提供1.0V直流电压(电流为6A)。第五稳压器的型号为TPS74401，其第二输入端电连接第二 DC/DC转换器的输出端(接入3.3V直流电)，输出端电连接FPGA芯片，用于提供1.2V直流电压(电流为6A)。
[0044]本发明实施例中，型号为TMS320C6678的DSP芯片对工作电压有着严格的上电顺序的要求，它有两种工作模式。一种是IO电压供在核电压之前，另一种是IO电压供在核电压之后，本发明实施例采用的是第二种供电模式，具体如下:首先需要上电的是DSP芯片上的浮动电压，用CVDD表示，过5ms供施加固定的1.0V核电压，经过5ms供上DSP普通1.8VIO电压，经过5ms供上DSP普通1.5V IO电压，最后经过5ms供上DDR310电压1.5V及DDR3电压0.75V,以上这些控制可以通过FPGA编程实现，因为PTH08T210W芯片和PTH08T240W芯片都有PGOOD引脚和一个ENA使能引脚，我们可以据此来达到准确的控制DSP1V，DSP1V5,DSP1V8，DSP0V75的供电时间，DSP芯片上的浮动电压是通过UCD9244芯片以及两个UCD7242芯片来实现的，通过U⑶9244芯片来控制两个U⑶7242芯片来输出，每一个U⑶7242芯片有两路输出，每一路输出都可以配置成浮动模式或者固定电源模式，每一路的最大输出电流时10A，这两个芯片专门用来给TI的C66x系列DSP供核电压，PMBUS接口运用主机端的Fusion Design软件来控制UCD9244芯片，从而配置UCD7242输出。参照图6，为本发明的上电顺序示意图。
[0045]需要说明的是，本发明中的所有电子元件都可以集成在一个符合6U标准的板卡上来实现。
[0046]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1.一种雷达用数字信号处理装置，其特征在于，包括FPGA芯片、第一 DSP芯片至第四DSP芯片，还包括用于向FPGA芯片以及第一 DSP芯片至第四DSP芯片提供电源的电源模块、用于向FPGA芯片以及第一 DSP芯片至第四DSP芯片提供时钟信号的时钟模块；所述FPGA芯片通过SRIO总线分别电连接第一 DSP芯片至第四DSP芯片，所述第一 DSP芯片通过PC1-E总线电连接第三DSP芯片，所述第二 DSP芯片通过PC1-E总线电连接第四DSP芯片；所述第一 DSP芯片的HYPERLINK接口电连接第二 DSP芯片的HYPERLINK接口，所述第三DSP芯片的HYPERLINK接口电连接第四DSP芯片的HYPERLINK接口 ；所述FPGA芯片上设置有VPX接□。
2.如权利要求1所述的一种雷达用数字信号处理装置，其特征在于，所述每个DSP芯片的型号为 TMS320C6678，所述 FPGA 芯片的型号为 XC6VLX240T-2FFG1156I。
3.如权利要求1所述的一种雷达用数字信号处理装置，其特征在于，每个DSP芯片设置有DDR3控制器，每个DSP芯片通过DDR3控制器电连接有SDRAM芯片，所述SDRAM芯片的容量为IGB或2GB。
4.如权利要求1所述的一种雷达用数字信号处理装置，其特征在于，每个DSP芯片电连接有NOR FLASH存储器，所述FPGA芯片电连接有FLASH存储器。
5.如权利要求1所述的一种雷达用数字信号处理装置，其特征在于，所述FPGA芯片、第一 DSP芯片、第二 DSP芯片、第三DSP芯片或第四DSP芯片电连接有千兆以太网口，所述千兆以太网口通过网线电连接有计算机。
6.如权利要求3所述的一种雷达用数字信号处理装置，其特征在于，所述时钟模块包括晶振、第一时钟发生器、以及第二时钟发生器，所述晶振的频率为25MHz，所述第一时钟发生器和第二时钟发生器的型号均为⑶CE62005 ； 所述第一时钟发生器设置有输入端、第一输出端、第二输出端和第三输出端，所述第二时钟发生器设置有输入端、第一输出端、第二输出端、第三输出端和第四输出端；所述第一时钟发生器电连接晶振，第一输出端电连接第二时钟发生器的输入端，第二输出端电连接DSP芯片的SDRAM时钟输入端，第三输出端电连接DSP芯片的存储子系统时钟输入端；所述第二时钟发生器的第一输出端电连接DSP芯片的SRIO接口时钟输入端，所述第二时钟发生器的第二输出端电连接DSP芯片的HYPERLINK接口时钟输入端，所述第二时钟发生器的第三输出端电连接DSP芯片的PC1-E接口时钟输入端，所述第二时钟发生器的第四输出端电连接DSP芯片的核时钟输入端。
【文档编号】G01S7/02GK103885034SQ201410067085
【公开日】2014年6月25日 申请日期:2014年2月26日 优先权日:2014年2月26日
【发明者】梁毅, 胡功胜, 党大龙, 邢孟道 申请人:西安电子科技大学