一种串行链路片内信号质量示波电路及方法
【专利摘要】本发明提供一种串行链路片内信号质量示波电路及方法，该电路包括依次连接的码型产生电路、采样电路、串转并电路、数据检测电路，还包括交流耦合电容、差分DAC电路、相位差值电路；采样电路的相位可通过相位差值电路手动控制。通过相位插值电路扫描采样时钟的相位，同时进行输入差分信号共模电压的扫描，通过时间和电压两个变量的二维扫描，以误码率为标准，描绘出输入到系统中的串行信号的眼图，从而评估其质量。电路通过数模混合电路实现，集成在片内，排除信道、封装等外界因素的干扰，能够真实还原输入信号在芯片内部的质量信息，可用于多种信号链路测试中。
【专利说明】_种串行链路片内信号质量Tld皮电路及方法
【技术领域】
[0001]本发明属于为集成电路设计技术，涉及一种串行链路片内信号质量示波电路及方法。
【背景技术】
[0002]在高速串行信号链路测试过程中，需要对发送到终端即接收端的信号进行评估。常用的手段即采用示波器对发送到接收端的信号进行观测，但是由于封装等的影响，示波器观察到的信号也仅是进入接收器封装前的信号。由于芯片封装有引脚、绑线、基板走线、压焊块等寄生的影响，从封装外引脚到芯片接收端采样的信号还存在一定的衰减，因此，示波器观察到的信号并非真正在接收端采样的信号，这对信号质量的评估以及芯片故障的定位带来了一定的困难。
【发明内容】
[0003]本发明提供一种抖动串行信号源的产生方法，该电路基于相位差值电路的串行链路接收器和数据检测电路。通过采样时钟相位和最小输入差分幅度两个变量的二维扫描，以误码率为标准，描绘出输入到系统中的串行信号的眼图，从而评估其质量。
[0004]本发明的具体技术解决方案如下:
[0005]一种串行链路片内信号质量示波电路，其特殊之处在于:
[0006]包括依次连接的码型产生电路I1、采样电路12、串转并电路13、数据检测电路14，还包括交流耦合电容(Cl，C2)、差分DAC电路15、相位差值电路16 ；
[0007]所述码型产生电路Il生成特定的周期性串行差分信号并通过差分信道Chl和Ch2输出；
[0008]所述交流耦合电容Cl和C2分别位于码型产生电路Il和采样电路12之间的差分f目道Chl和Ch2上，用于除去串行差分彳目号中的直流彳目息；
[0009]所述差分DAC电路15根据DAC控制码，输出差分幅度不等的输出直流信号，分别接入差分信道Chl和Ch2 ；
[0010]所述相位差值电路16根据相位差值电路控制码扫描采样时钟的相位，输出时钟输出到采样电路的时钟上；
[0011]所述采样电路12对输入的串行信号进行采样；
[0012]所述数据检测电路将串转并电路输出的并行数据与码型产生电路产生的串行数据进行对比，计算相应的误码率。
[0013]一种串行链路片内信号质量示波方法，其特殊之处在于，包括以下步骤:
[0014]I]产生特定码型:
[0015]码型产生电路直接生成特定的周期性并行信号，通过串行链路的发送器串化后输出差分信号(Dinp，Dinn)，或者生成特定的周期性串行信号，通过驱动器输出；
[0016]2]去除直流彳目息:
[0017]串行差分信号经过交流耦合电容Cl和C2去除其中的直流信息；
[0018]3]信号采样的控制:
[0019]3.1]输入数据最小差分幅度控制:
[0020]差分DAC通过控制代码的变化输出差分幅度不等的直流信号，连接到交流耦合后的串行信号上，使得输入的差分串行信号的共模电压等于DAC输出的差分电压；通过每次同一方向的极性增大或减小DAC的控制位来改变输入差分串行信号的共模偏差，从而改变输入数据的最小差分幅度；
[0021]3.2]时钟相位扫描:
[0022]采样电路的采样时钟通过相位差值电路将其一个采样周期等分为若干份，每一份对应其控制代码的最小控制位，接收串行信号时，按照同一方向的极性打开或关闭相位差值电路的控制代码，每次递增一个最小控制位来扫描采样时钟的相位；
[0023]4]信号采样，采样后的数据经过串转并电路后输出并行数据；其中的信号采样的具体步骤如下:
[0024]4.1]输入数据最小差分幅度遍历:
[0025]采样电路收数据时，每改变一次采样时钟相位，按照步骤3.1完成差分DAC控制码的一次遍历，每次改变一个最小控制位，按同一方向极性改变，检测DAC控制码每改变一次时相应的误码率并记录；
[0026]4.2]采样时钟相位遍历:
[0027]当步骤4.1将DAC的控制码遍历结束后，按照步骤4.1同一方向极性改变一个相位差值电路的最小控制位，再按步骤4.1将DAC的控制码遍历，如此继续，直到相位差值电路控制码遍历结束；
[0028]5]误码率分析:
[0029]并行数据进入数据检测电路中，通过与码型产生电路产生的串行数据进行对比，通过数据积累，从而计算得出相应的误码率；
[0030]并行数据与码型产生电路产生的串行数据在数据检测电路中逐位进行对比，如果对比结果一致，错误数为零；
[0031]如果对比结果不一致，则错误数加一，直到对比到最后一位，得到总错误数；
[0032]误码率=总错误数/总数据量(并行数据的总位数)。
[0033]6]片内信号质量示波:
[0034]当步骤5结束时，将DAC控制码对应的最小差分幅度和相位差值电路对应的相位组成的二维坐标描绘出来，并在每一个坐标点读出相应的误码率，即可完成以误码率为参照的片内信号的示波。
[0035]本发明的优点如下:
[0036]1、通过相位插值电路，同时进行输入差分信号共模电压的扫描从而改变差分信号的最小差分幅度。通过时间和电压两个变量的二维扫描，以误码率为标准，描绘出输入到系统中的串行信号的眼图，从而评估其质量。
[0037]2、电路通过数模混合电路实现，集成在片内，排除信道、封装等外界因素的干扰，能够真实还原输入信号在芯片内部的质量信息，可用于多种信号链路测试中。
【专利附图】
【附图说明】
[0038]图1是本发明的方法的电路实现图；
[0039]图2是本发明的方法流程图；
[0040]附图标记说明:11-码型广生电路，12-米样电路，13-串转并电路，14-数据检测电路，15-差分DAC电路，16-相位差值电路，ChU Ch2-差分信道；C1、C2-交流耦合电容。
【具体实施方式】
[0041]下面结合附图和具体实施例，对本发明的技术方案进行清楚、完整地表述。显然，所表述的实施例仅是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提所获得的所有其他实施例，都属于本发明的保护范围。
[0042]如图1所示，一种串行链路片内信号质量示波电路，包括依次连接的码型产生电路I1、采样电路12、串转并电路13、数据检测电路14，还包括交流耦合电容(Cl，C2)、差分DAC电路15、相位差值电路16 ;码型产生电路Il生成特定的周期性串行差分信号并通过差分信道Chl和Ch2输出；
[0043]交流耦合电容Cl和C2分别位于码型产生电路Il和采样电路12之间的差分信道Chl和Ch2上，用于除去串行差分信号中的直流信息；差分DAC电路15根据DAC控制码，输出差分幅度不等的输出直流信号，分别接入差分信道Chl和Ch2 ;相位差值电路16根据相位差值电路控制码扫描采样时钟的相位，输出时钟输出到采样电路的时钟上；采样电路12对输入的串行信号进行采样；数据检测电路将串转并电路输出的并行数据与码型产生电路产生的串行数据进行对比，计算相应的误码率。
[0044]如图2所示，一种串行链路片内信号质量示波方法，包括以下步骤:
[0045]I]产生特定码型:
[0046]码型产生电路直接生成特定的周期性并行信号，通过串行链路的发送器串化后输出差分信号(Dinp，Dinn)，或者生成特定的周期性串行信号，通过驱动器输出；
[0047]2]去除直流f目息:
[0048]串行差分信号经过交流耦合电容Cl和C2去除其中的直流信息；
[0049]3]信号采样的控制:
[0050]3.1]输入数据最小差分幅度控制:
[0051]差分DAC通过控制代码的变化输出差分幅度不等的直流信号，连接到交流耦合后的串行信号上，使得输入的差分串行信号的共模电压等于DAC输出的差分电压；通过每次同一方向的极性增大或减小DAC的控制位来改变输入差分串行信号的共模偏差，从而改变输入数据的最小差分幅度；
[0052]3.2]时钟相位扫描:
[0053]采样电路的采样时钟通过相位差值电路将其一个采样周期等分为若干份，每一份对应其控制代码的最小控制位，接收串行信号时，按照同一方向的极性打开或关闭相位差值电路的控制代码，每次递增一个最小控制位来扫描采样时钟的相位；
[0054]4]信号采样，采样后的数据经过串转并电路后输出并行数据；其中的信号采样的具体步骤如下:
[0055]4.1]输入数据最小差分幅度遍历:
[0056]采样电路收数据时，每改变一次采样时钟相位，按照步骤3.1完成差分DAC控制码的一次遍历，每次改变一个最小控制位，按同一方向极性改变，检测DAC控制码每改变一次时相应的误码率并记录；
[0057]4.2]采样时钟相位遍历:
[0058]当步骤4.1将DAC的控制码遍历结束后，按照步骤4.1同一方向极性改变一个相位差值电路的最小控制位，再按步骤4.1将DAC的控制码遍历，如此继续，直到相位差值电路控制码遍历结束；
[0059]5]误码率分析:
[0060]并行数据进入数据检测电路中，通过与码型产生电路产生的串行数据进行对比，通过数据积累，从而计算得出相应的误码率；
[0061]并行数据与码型产生电路产生的串行数据在数据检测电路中逐位进行对比，如果对比结果一致，错误数为零；
[0062]如果对比结果不一致，则错误数加一，直到对比到最后一位，得到总错误数；
[0063]误码率=总错误数/总数据量(并行数据的总位数)。
[0064]6]片内信号质量不波:
[0065]当步骤5]结束时，将DAC控制码对应的最小差分幅度和相位差值电路对应的相位组成的二维坐标描绘出来，并在每一个坐标点读出相应的误码率，即可完成以误码率为参照的片内信号的示波。
[0066]本发明提供一种串行链路片内信号质量示波方法，该方法包括以下步骤:
[0067]I]信号发出特定码型
[0068]数据检测电路的码型产生电路Il发送特定的周期性信号，可以发送并行信号，通过串行链路的发送器串化后输出Dinp和Dinn，也可发送串行信号，直接通过驱动器输出(图中同样用Dinp和Dinn表示);
[0069]2]接收器接收信号和误码率检测
[0070]由步骤I发出的串行差分信号Dinp和Dinn经过信道发送至串行链路接收器Receiver中，接收器的采样电路12采样信号，经过串转并电路13后输出并行数据。并行数据进入数据检测电路中的数据检测电路14中，通过与码型产生电路产生的数据进行对比，通过一定量数据的积累，从而计算得出相应的误码率；
[0071]3]时钟相位扫描
[0072]采样电路的采样时钟通过相位差值电路16将其一个采样周期等分为若干份，每一份对应其控制代码Pctrl的最小控制位，接收数据时，按照同一方向极性打开或关闭相位差值电路的控制代码，每次递增(或递减)一个最小控制位来扫描采样时钟的相位；
[0073]4]输入数据最小差分幅度控制
[0074]差分DAC 15通过控制代码Dctrl的变化输出差分幅度不等的输出直流信号，其共模电压保持固定不变。串行链路接收器的串行差分数据经过交流耦合电容Cl和C2后除去其信号的直流信息，差分DAC的输出连接到交流耦合后的信号上，使得输入的差分串行数据的共模电压等于DAC输出的差分电压。通过每次同一方向增大或减小DAC的控制位来改变输入差分串行信号的共模偏差，从而改变输入数据的最小差分幅度。
[0075]5]输入数据最小差分幅度遍历和误码率分析
[0076]在步骤2接收数据时，每改变一次采样时钟相位，按照步骤4完成差分DAC控制码的一次遍历，每次改变一个最小控制位，按同一方向极性改变，此时按照步骤2的误码率检测计算出DAC控制码每改变一次时相应的误码率并记录。
[0077]6]采样时钟相位遍历和误码率分析
[0078]当步骤5将DAC的控制码遍历结束后，按照步骤3同一方向极性改变一个相位差值电路的最小控制位，再按步骤5将DAC的控制码遍历，同时计算相应的误码率并存储，如此继续，直到相位差值电路控制码遍历结束。
[0079]7]片内信号质量示波
[0080]当步骤6结束时，将DAC控制码对应的最小差分幅度和相位差值电路对应的相位组成的二维坐标描绘出来，并在每一个坐标点读出相应的误码率，即可完成以误码率为参照的片内信号的示波。
[0081]以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
【权利要求】
1.一种串行链路片内信号质量示波电路，其特征在于: 包括依次连接的码型产生电路11、采样电路12、串转并电路13、数据检测电路14，还包括交流耦合电容(Cl，C2)、差分DAC电路15、相位差值电路16 ； 所述码型产生电路Il生成特定的周期性串行差分信号并通过差分信道Chl和Ch2输出； 所述交流耦合电容Cl和C2分别位于码型产生电路Il和采样电路12之间的差分信道Chl和Ch2上，用于除去串行差分信号中的直流信息； 所述差分DAC电路15根据DAC控制码，输出差分幅度不等的输出直流信号，分别接入差分信道Chl和Ch2 ； 所述相位差值电路16根据相位差值电路控制码扫描采样时钟的相位，输出时钟输出到采样电路的时钟上； 所述采样电路12对输入的串行信号进行采样； 所述数据检测电路将串转并电路输出的并行数据与码型产生电路产生的串行数据进行对比，计算相应的误码率。
2.一种串行链路片内信号质量示波方法，其特征在于，包括以下步骤: .1]产生特定码型: 码型产生电路直接生成特定的周期性并行信号，通过串行链路的发送器串化后输出差分信号(Dinp，Dinn)，或者生成特定的周期性串行信号，通过驱动器输出； .2]去除直流?目息: 串行差分信号经过交流耦合电容Cl和C2去除其中的直流信息； .3]信号采样的控制: .3.1]输入数据最小差分幅度控制: 差分DAC通过控制代码的变化输出差分幅度不等的直流信号，连接到交流耦合后的串行信号上，使得输入的差分串行信号的共模电压等于DAC输出的差分电压；通过每次同一方向的极性增大或减小DAC的控制位来改变输入差分串行信号的共模偏差，从而改变输入数据的最小差分幅度； .3.2]时钟相位扫描: 采样电路的采样时钟通过相位差值电路将其一个采样周期等分为若干份，每一份对应其控制代码的最小控制位，接收串行信号时，按照同一方向的极性打开或关闭相位差值电路的控制代码，每次递增一个最小控制位来扫描采样时钟的相位； .4]信号采样，采样后的数据经过串转并电路后输出并行数据；其中的信号采样的具体步骤如下: .4.1]输入数据最小差分幅度遍历: 采样电路收数据时，每改变一次采样时钟相位，按照步骤3.1完成差分DAC控制码的一次遍历，每次改变一个最小控制位，按同一方向极性改变，检测DAC控制码每改变一次时相应的误码率并记录； .4.2]采样时钟相位遍历: 当步骤4.1将DAC的控制码遍历结束后，按照步骤4.1同一方向极性改变一个相位差值电路的最小控制位，再按步骤4.1将DAC的控制码遍历，如此继续，直到相位差值电路控制码遍历结束； .5]误码率分析: 并行数据进入数据检测电路中，通过与码型产生电路产生的串行数据进行对比，通过数据积累，从而计算得出相应的误码率； 并行数据与码型产生电路产生的串行数据在数据检测电路中逐位进行对比，如果对比结果一致，错误数为零； 如果对比结果不一致，则错误数加一，直到对比到最后一位，得到总错误数； 误码率=总错误数/总数据量； .6]片内信号质量示波: 当步骤5结束时，将DAC控制码对应的最小差分幅度和相位差值电路对应的相位组成的二维坐标描绘出来，并在每一个坐标点读出相应的误码率，即可完成以误码率为参照的片内信号的示波。
【文档编号】G01R31/317GK104502835SQ201410752009
【公开日】2015年4月8日 申请日期:2014年12月9日 优先权日:2014年12月9日
【发明者】吕俊盛, 邵刚, 蔡叶芳, 王晋, 唐龙飞, 李世杰 申请人:中国航空工业集团公司第六三一研究所