专利名称：超声检测(ut)系统的信号处理的制作方法
技术领域：
本发明总地涉及超声检测系统，更具体地说，涉及用于无损成像检测的超声检测系统，这种无损成像检测采用了把超声传感器信号转化为数字信号的A/D转换。
已知非侵入性超声检测系统有众多用途，例如，裂缝的检测和关于结构的完整性。典型的超声检测系统具有一条单独的模拟数据采集通道并具有数据处理能力。把所接收的模拟数据转换为数字形式并在显示成图像之前处理所接收的模拟数据。因为扫描速率最好尽可能地快，并且由于大面积扫描，超声检测系统要存储和处理大量数字数据。不过，裂缝和结构缺陷通常只占超声检测探头扫描区域的一小部分，因此，也就仅占所有储存数据的一小部分。由于数据量很大的原因，传统的超声检测系统要求大的存储能力和强的处理能力，而仅仅是为了最少量的有关的数据。
除了要求大的存储能力和强的处理能力外，存储和处理数据量很大，使得难以用通用的计算机和软件快速处理数据。因此，现有技术中的一个问题就是要能够快速扫描部件，这就需要大量的数据，特别是需要某种数据压缩的时候。
尽管某些超声检测系统可容纳一个以上的通道，这些系统典型地将不同通道的信号时分多路传输到一起。这些系统仍要求大的存储区域，而且，由于附加的通道容量，通常更大、更笨重、并且更昂贵。不过，多通道检测系统还是比较慢，这是由于这样一个事实，这就是它们一般一次只将一个通道转换为数字信号，并且要求通用的计算机硬件和软件来处理大量的原始数据。
本发明的目的是提供一种超声检测系统，这种超声检测系统能以优异的性能价格比提供扫描区域的实时图像。
本发明的另一个目的是提供一种能压缩所接收的超声换能器信号中的数据的超声检测系统。
本发明的另一个目的是提供一种超声检测系统，这种超声检测系统能压缩所接收的超声换能器信号中的数据，并且能只存储某一阈值以上的偏移内或该偏移附近的数据。
本发明的进一步的目的是提供一种超声检测器，这种超声检测器提供了一种数字硬件门电路。
本发明还有一个进一步的目的就是快速处理一个以上通道的数据。
在下面的说明中将说明本发明的另外一些目的、优点和新颖的特性，而且，当本领域普通技术人员阅读了这个说明或实施本发明时，所述这些目的、优点和新颖的特性就立刻会变得明显。可由所附的权利要求书来实现和达到本发明的目的和优点。
要达到前述和其它目的，按照本发明，如此处具体和概括地说明的那样，一个超声检测电路具有一个脉冲电路，这个脉冲电路用电压信号激发超声换能器并用于从该换能器接收模拟数据信号。一个模数转换器接收模拟信号，并将该模拟信号转换为数字信号。一个定时电路确定延迟和采样间隔。一个计数器电路确定数字化数据采样的组数，优选的为2到16个，或者更多。在指定的延迟后，一个峰值检测器电路对每一组数字数据采样获得一个峰值。然后，存储每一组的峰值，由此，波形数据被压缩，优选地，被压缩至2到16倍或更高。
按照本发明的另一个方面，采样间隔定义为在使用者确定的搜索间隔期间，在由使用者确定的阈值以上的数字化数据的偏移之前的起始时间和之后的结束时间这样的一段时间。超声检测系统以这种方式提供了数字数据的基于阈值的、游程长度偏码，以高达128∶1的附加倍率压缩数据。
而按照本发明的另一个方面，超声检测系统为存储某些数据而提供了数字硬件门电路。硬件门电路可搜索所接收的超声换能器信号并对于一个由使用者所确定的间隔存储峰值的幅度和极性以及与该峰值有关的传播时间间隔。可以选择地，硬件门电路可搜索信号，并存储在一个由使用者所确定的间隔内、对应于通过一个由使用者所确定的阈值的信号的第一偏移的传播时间间隔。在一个由使用者所确定的时间周期内可以延迟这些门电路，或者，可延迟波形存储，直到换能器信号超过一个由使用者所确定的阈值。
按照本发明的另一个方面，一个超声检测系统从各超声换能器接收一个以上的模拟信号。把数据转换为数字数据，同时使来自一个换能器的数据相对于至少一个另外的换能器被延迟。以这种方式，可在进行其它信号处理的同时处理一个以上的数据信号，并且能快速、实时地显示结果。
由本说明书的详细说明，并与附图及其中所写的说明结合在一起，本发明的这些和其它一些特性就会很明显。
所附的构成说明书一部分的
了本发明的实施例，并与说明书一起用来说明本发明的原理。
在附图中图1(包括图1A、1B和1C)是本发明的优选实施例的超声检测系统的方框图；图2(包括图2A、2B、2C、2D、2E和2F)是图1所示的A/D转换器的方框图；图3(包括图3A、3B、3C、3D、3E和3F)是图2所示的一个现场可编程门阵列(FPGA)的方框图；图4是整流电路的示意图；图5(包括图5A、5B、5C和5D)是图3所示的视频电路的方框图；图6(包括图6A、6B、6C、6D、6E和6F)是图3所示的RLL电路的一张方框图；图7(包括图7A、7B、7C、7D、7E和7F)是图3所示的FIFO WRIT电路的一张方框图；图8(包括图8A、8B、8C和8D)是图7所示的PRESTORE电路的一张方框图；图9(包括图9A、9B、9C、9D、9E和9F)是图2所示的比较器FPGA的一张方框图；图10(包括图10A、10B、10C、10D、10E和10F)是图9所示的一个比较传播时间间隔的COMPTOF电路的一张方框图；图11(包括图11A、11B、11C和11D)是图2所示的定时器FPGA的一块方框图；图12(包括图12A、12B、12C和12D)是图11所示的定时器电路的一张方框图；图13(包括图13A、13B、13C和13D)是图12所示的传播时间间隔TOF电路的一张方框图；图14(包括图14A和14B)是图9所示的ISA电路的一张方框图；图15(包括图15A、15B、15C、15D和15E)是图4所示的ISAOUT电路的一张方框图；图16(包括图16A、16B、16C和16D)是图12所示的EVENCNT电路的一张方框图；图17(包括图17A、17B、17C和17D)是图11所示的MC电路的一张方框图；图18(包括图18A、18B、18C、18D、18E和18F)是图17所示的MCMASTER电路的一张方框图；而图19(包括19A、19B、19C和19D)是图17所示的MCSLAVE电路一张方框图；优选实施例的详细说明现在详细说明本发明的优选实施例，附图中示出了该优选实施例的一个例子。
参照图1，本发明的超声检测系统10包括一个可与许多块插件板连接的中央处理单元(CPU)9。尽管图1示范性的系统10有8块插件板，应该了解，系统10可具有更多或更少数量的插件板。每块插件板包括一对脉冲发生器和前置放大电路12和14，这对脉冲发生器和前置放大电路的每一个直接与超声换能器7连接。脉冲发生器和前置放大电路12和14的每一个都具有一个能用高压脉冲激发超声换能器7的脉冲电路，并具有一个能放大从超声换能器7所得到的返回信号的前置放大电路。脉冲发生器12和前置放大电路12和14产生RF输出信号，该RF输出信号被倍增进入二级放大器16，二级放大器16具有与一个A/D转换器18连接的输出端。超声检测系统10中的每块插件板还包括一个栅极控制电路11、一个ISA总线接口电路13、以及一个电源15。系统10还包括一个用于显示扫描结果的显示器5，尽管没有示出，还包括任何诸如键盘或鼠标器那样的合适的输入装置。
图2示出了A/D转换器18的更详细的图。参照图2，使来自放大器16的输入信号RF IN通过一个运算放大器20，这个运算放大器20的电平移相并放大RF输入信号。把运算放大器20的输出供给一个A/D转换器21的两个模拟输入端。A/D转换器21是一个双通道8位单片50MS/s的A/D转换器。当只使用一个A部分输出时，A/D转换器21具有50MS/s或更低的采样速率。要获得100MS/s的采样速率，就采用在部分以及B部分上的输出。A/D转换器21的A和B部分都接收50MHz的采样时钟，并用模拟延迟电路21和23使B部分的采样时钟脉冲延迟10ns。结果，A/D转换器21的B部分在A/D转换器21的A部分的两次采样时间之间的中点对RF输入信号RF IN采样。通过组合来自A和B部分的两个8位数据流，可形成一个100MS/s的数据流。在A/D转换器21中，两个部分A和B具有匹配的传输特性，并采用相同的2伏的参考电压。
把来自A/D转换器21的两个8位数据流DA(0∶7)和DB(0∶7)的输出提供给一个现场可编程门阵列(FPGA)25。在波FPGA25处，根据数据DA和DB进行视频滤液和基于阈值的、游程长度编码(TRLE)。一对先进-先出(FIFO)存储器26和27预先为基于阈值的游程长度编码存储某些数据，而一个电路28把“00h”控制编码注入进数据流，用于基于阈值的游程长度编码。第二对FIF0存储器29和30用于高速存储波形数据，并且在完成波形存储后，由ISA总线接口电路13读取。
一个比较器FPGA32与波FPGA25同时接收来自A/D转换器21的未被延迟的DA数据流和被延迟了的DB数据流。比较器FPGA32并不输出数据流，而是确定从A/D转换器21所接收的数据流DA和DB中的峰值。可由CPU9通过数据端口DATA(0∶7)读取这个峰值。比较器FPGA32还给一个定时器FPGA33提供控制信号，以控制与上述峰值有关的传播时间间隔(TOF)的存储。
除了存储传播时间间隔外，定时器FPGA33还有几个其它用途。50MHz的系统时钟脉冲连续扫过，可通过有选择地产生一个采样启动信号(SAMPLEN)的脉冲，改变采样和处理超声信号的速率，以便使得能仅在N个时钟周期中的一个周期中进行存储和处理。定时器FPGA33还用于与两个8K×8位的静态随机存取存储器(SRAM)35和36连接，用于确定一个波形采集间隔和一个硬件门电路的搜索间隔，下面将更详细地说明这个波形采集间隔和和硬件门电路搜索间隔。定时器FPGA33包括一个硬件门电路传播时间间隔计数器、一些传播时间间隔寄存器、以及多通道控制电路系统，这些都将在下面做更详明的说明。
波FPGA电路25的视频整流器和滤波器部分可按高达16∶1的固定比例压缩从超声换能器所接收的数据。FPGA电路25存储8位寄存器中具有最高振幅的采样值，低7位代表振幅，而最高位代表数据的符号。波FPGA25可比模拟形式更快地恢复，这是由于下一个“二进制符号”并未被通常的峰值检测器的放电尾随脉冲所掩盖。
参照图3，波FPGA25包括一对寄存器41和42，使未被延迟的A/D数据DA通过寄存器41，并使被延迟的数据DB通过寄存器42。使数据从两个寄存器41和42输入检测电路43，之后，把该数据输给整流器和缓冲寄存装置电路RECTBUFF44，在电路RECTBUFF44处，对上述数据整流。
A/D转换器21以一种补偿二进制的格式提供数据DA和DB，从而使00h和01h代表最负的那些输入，80h代表数据范围的中间，而FEh和Ffh代表最正的输入。
图4示出了用于数据信号DA和DB的一个位的整流电路的一个例子。参照图4，整流器的第一级是一个1’s互补全波整流器并包括逻辑门电路D、E、F和N。如果由数据位D7所确定的输入符号为低，表明采样是负数，一个多路转换器N选择输入数据的一种互补形式。另一方面，如果由数据位D7所确定的输入符号为高，表明采样是正数，多路转换器N选择未被修正的输入数据。
整流器的第二级使得能进行正半波或负半波整流而不只是全波整流。该第二级包括一个多路转换器0，用于总是选择多路转换器M的输出。使来自多路转换器0的输出反馈到与门电路B和C的同向输入端。与门电路B和C还分别接收控制信号INEGHALF和IPOSHALF。当控制信号INEG HALF和IPOSHALF两个都为零时，全波整流过的数据不改变地通过整流器的第二级。另一方面，如果控制信号INEGHALF等于1，而控制信号IPOSHALF等于0，那么，当输入采样为负时，就用零来取代数据位。反之，如果控制信号IPOSHALF等于1，而控制信号INEGHALF等于零，那么，当输入采样为正时，就用零来取代数据位。以这种方式可完成输入信号的正或负半波的整流。借助于通过原来的输入采样中的、叫作D7的最高位来保留数据的符号位。通过D触发器式寄存器使那些数据流与时钟信号CLK同步。
在整流器和缓冲寄存装置44中被整流后，两个8位数据流流入视频电路45。如图5中更详细地示出的那样，视频电路45包括一个计数器60，用于计数可编程的大量采样周期，以便确定一个视频启动周期(VIDEOEN)。视频启动周期是一个搜索最大振幅的整流信号的间隔。
操作时，在一个视频启动周期内的第一输入数据采样或采样二进制符号总是存储在一个8位寄存器PEAKREG61中。由于当超声检测系统10以100MS/s的采样速率工作时，视频电路45每个时钟脉冲周期接收两个数据采样，用中间比较器64来比较延迟和未延迟数据采样的大小，中间比较器64给多路转换器66发信号，选择两个采样的哪一个用于存储。
在视频启动周期的第二次及其后续的采样时，分别用比较电路63和65将第二次或后续的未延迟和延迟采样与当前的峰值采样进行比较。如果延迟数据或未延迟数据大于存储在峰值寄存器61中的数据，比较器63或65就分别给峰值寄存器PEAKREG61发信号，以便存储对应的采样。当延迟和未延迟数据都大于存储在峰值存储器61中的数据时，比较器64就给多路转换器66发信号，以便给峰值寄存器61提供两个采样中较大的那个。继续比较存储在峰值寄存器61中的数据采样和输入的数据采样这一过程，直到在下一个视频启动周期中的第一次采样时，这时，来自峰值寄存器61的值从视频电路45传输到FIFOWRIT电路46，从而使这个值可作为被处理过的波形的一部分而记录下来。
结果，波FPGA电路25可输出一个数据流，这个数据流的数据速率比输入数据速率减少了N倍，这里，N等于视频启动周期与整个采样周期的比值。因此，所测时间的分辨率变疏了N倍，这是由于给每个视频启动峰值任意指定一个采样周期二进制符号，而同时保留了峰值振幅。波FPGA电路25通过用流水线输送数据、利用一些短的关键通路、采用并行逻辑选择性地缓冲，以必需的速率完成上述逻辑功能。
要获得更高的分辨率，可通过存储每个波形采样的一个字节或一个字节的一部分的时间信息来保留精确的传播时间间隔。所述时间信息实际上是由一个额外的计数器所产生的传播时间间隔偏移，这个额外的计数器在每个视频启动VIDEOEN周期期间计数采样启动SAMPLEN周期。传播时间间隔TOF偏移与峰值数据一起被插入数据流。
如上所述，波FPGA电路25还用于基于阈值的、游程长度编码，并且可以不同的比率压缩从超声换能器7所接收的数据这个压缩比率最高达128∶1，通常为5∶1到20∶1。波FPGA25通过只存储具有某一振幅的数据来完成基于阈值的、游程长度编码，这一振幅分别在下到上和上到下的阈值交叉之前和之后，与使用者可选择的采样数量一起，超过一个使用者可选择的阈值。通过把控制编码00h和LTT计数直接注入数据流，将小于阈值(LTT)数据的间隔长度作为信号发出。
参照图3，RLL电路47从整流器和缓冲寄存装置电路接收整流过的数据，并完成大部分基于阈值的游程长度编码的特定控制逻辑。来自整流器和缓冲寄存装置电路44的、整流过的数据流不含00h值，而且，在数据流中自然出现的任何00h值由检测电路43去除，并用01h取代。把值00h保留用作一种控制编码，以便发出信号表明低于阈值的计数将来临。
图6更详细地说明了RLL电路47。在这张图中，信号WAVEACT反映了使用者所要求的波形采集间隔。当信号WAVEACT等于1时，由波FPGA电路25记录和/或压缩对于波形的数据采样。更具体地说，在信号WAVEACT等于1的时间间隔内，由一对比较器70和71比较从整流器和缓冲寄存装置电路44所接收的整流过的波形采样的大小和使用者可编程的阈值THRESHRLL。如果采样的幅值小于指定的阈值THRESHRLL，那么绝大部分的采样并未存储在波形FIFO电路29和30中。一个低于阈值的计数器73对并未由FIFO电路29和30所存储的采样数量进行计数。当波形振幅超过THRESHRLL时，表明有多少在阈值以下的采样不会被记录下来的控制编码00h和一个低于阈值的计数字节LTTCNT被注入数据流，并开始波形存储。
通过一个可重复触发的预存储-加-存储后计数器74，设定要存储在一个组中的波形采样的最少数量。在低于阈值的那些间隔期间，以及在完成后存储之后，计数器74的输出是00h。一旦恢复波形存储，立即就给计数器74的输出加上PREPLUSPOST(0∶4)的数据值，而且，之前-加-之后计数PPPCNT(0∶7)开始朝向00h减少计数。如果计数器74到达00h，一个RLLORNOR电路75导致之前-加-之后计数等到下一个在阈值以上的偏移。另一方面，如果在到达00h之前检测到在阈值以上的偏移，立即就给计数器74重新装载PREPLUSPOST计数。只要计数器74的输出不等于00h，信号IRLLWAVEEN的值就等于0，并且使得波形能够存储在波形FIFO电路29和30中。这样，总而言之，波FPGA电路25将在FIFO电路29和30中存储某一数量的波形采样，所述数量等于或大于每一个在由使用者所确定的阈值THRESHRLL以上的偏移的之前-加-之后计数PPCPNT。
参照图3，一个控制信号总线WRITELTT(0∶2)信号由RLL电路47提供给FIFOWRIT电路46，这个控制信号总线WRITELTT(0∶2)信号控制着低于阈值的计数LTTCNT中的那些0hh控制编码写入波形FIFO电路29和30中。信号IRLLWAVEEN控制未修改的波形数据写入波形FIFO电路29和30中，同时，在把波形数据输入到移位寄存器FIFO电路26和27之前使该波形数据通过FIFOWRIT电路46。如上所述，当信号WAVEAC等于1时，波形数据连续地流过预存储FIFO电路26和27。图7中更详细地示出了FIFOWRIT电路46，图8中进一步具体地示出了一个预存储电路80位于FIFOWRIT电路46内。预存储电路80产生一些输出，这些输出控制着预存储FIFO电路26和27的那些读使能-写使能线路，从而把数据写入FIFO电路29和30，这种写入是在由波形FIFO电路29和30读出所述数据之前的四到十六个采样时间对进行的。通过在读取数据前把大量采样时间对的数据存储在移位寄存器FIFO电路26和27中，波形FIFO电路29和30就能存储相对于阈值交叉的时间来说较老的那些数据，由此预存储数据。
图7所示的WAVE LENG电路81对在采集单个波形期间所存储的字码总数进行计数。在采集单个波形期间所存储的字码总数是必要的，这是由于存储到波形FIFO电路29和30的字码的精确数量在很大程度上取决于所处理的超声信号的确切性质。采用这种对字码总数的计数，超声检测系统10中的CPU9就能确定要读取多少字码以及有多少字码是由各种通道引起的。
如上面所讨论的那样，超声检测系统10可作为一种视频整流器和滤波器以及一种基于阈值的、游程长度编码器来工作。此外，超声检测系统10可把视频整流器和滤波器与基于阈值的、游程长度编码器的功能结合在一起，以便获得一些压缩比，这些压缩比近似为单一功能的压缩比的乘积。要结合这些功能，就要使得能完成视频整流器和滤波器的功能，之后，给RLL电路47、FIFOWRIT电路46以及预存储电路PRESTORE80中每一个都配备视频启动信号VIDEOEN的一个副本，从而使这些电路不用在每个采样启动周期中处理一个新的波形采样，而在每个视频启动周期中仅处理一个新的采样一次。
比较器FPGA32带有一个带有符号的峰值和传播时间间隔(P+TOF)缺陷门电路，用于搜索所接收的超声换能器信号，并在一个由使用者所确定的搜索时间间隔内，存储该信号的一个单独的峰值和极性以及对于相应于那个峰值的传播时间间隔。比较器FPGA32可把存在于波形中的关键信息压缩成恰好3个字节，这是对于那些不需要实际波形记录的情况。
参照图9，图9是比较器FPGA32的一张更详细的图，通过一对输入寄存器91和92传送来自A/D转换器21的数字数据，寄存器91接收未延迟数据，而寄存器92接收延迟数据。把来自寄存器91和92的数据提供给检测电路TEST93，之后，提供给一个整流器和缓冲寄存装置电路RECTBUFF94，RECTBUFF94起类似于图3所示的整流器和缓冲寄存装置电路RECTBUFF44的作用。整流器和缓冲寄存装置电路RECTBUFF94把其输出提供给一个比较器/传播时间间隔电路COMPTOF95并提供给一个比较器/传播时间间隔电路COMPTOF96。COMPTOF电路95和96完成绝大部分用于确定数据信号的峰值和传播时间间隔的逻辑运算。COMPTOF电路95和96把数据信号的峰值输出为一个数据信号PEAKx(0∶7)，当超声检测系统10以100MS/s的速率工作时，输出一个用于选择奇或偶数采样时间的信号BITOTOFGx，并输出一个信号STOFGx，这个信号STOFGx用于发出信号表明应该存储传播时间间隔。
一个MODE电路97产生一组具有GxACT的一般格式的信号，所述GxACT的一般格式确定使用者所需要的硬件门电路搜索间隔。当GxACT等于1时，就在波形数据中搜索峰值。参照图10，设定多路转换器102为从整流器和缓冲寄存装置94选择未延迟的整流数据。信号GxACT每次从0转变成1时，确定了标有符号的峰值和传播时间间隔(P+TOF)的开始，一个ARM电路103使第一个波形采样存储在包含在多路转换器102内的一个峰值寄存器中。
把随之而来的整流过的波形采样的大小与存储在多路转换器102中的现有峰值比较，由一对比较器104和106完成这种比较。比较器104用来确定新的数据是否大于存储在多路转换器102中的峰值，而比较器106用来确定新的延迟数据是否大于存储在多路转换器102中的峰值。当采样速率低于100MS/s时，只用上边的比较器104。如果新的延迟数据和未延迟数据的振幅都小于现在的峰值，那么就不采取任何动作。另一方面，如果延迟数据或未延迟数据大于存储在多路转换器102中的峰值，那么当前波形采样就覆盖多路转换器102中存储的峰值。由于延迟数据和未延迟数据都可以大于存储在多路转换器102中的峰值，比较器105比较延迟数据和未延迟数据的大小，并且给多路转换器102发出信号，选取两个数据。采样中较大的那个用于存储。每个搜索间隔的结束时，存储在多路转换器102中的峰值被记录在图4所示的ISAIN电路中的几个8位寄存器中的一个中，这种记录是按照门电路数和通道数进行的。可由CPU9利用ISA总线接口电路13，读取和显示这些寄存器。借助于通过原始输入采样的最高位(D7)，保存每个峰值的符号位。
如图2所示，比较器FPGA32给包括一些传播时间间隔计数器的定时器FPGA33发送STOFGx信号和BITOTOFGx信号。图11提供了定时器33的更详细的图，而图12提供了图11中所示的一个定时器电路110的更详细的图。图13还显示了图12所示的传播时间间隔电路120。如图13所示，传播时间间隔计数器130是一个16位的计数器，用于对在“主脉冲信号”后的采样启动周期的数量进行计数。主脉冲信号是指引起来自超声换能器7的超声波能量的初始输出脉冲的高压脉冲。无论何时收到一个存储传播时间间隔STOFx脉冲，现在的传播时间间隔就按照通道数、门电路数和门电路的类型存储在一个合适的16位的传播时间间隔寄存器REG16BOB中。对于100MS/s的采样速率，由于每个50MHz的时钟脉冲周期中接收到两个数据采样，信号BITOTOFGx就用于TOFGxy(0)，TOF(0∶14)用于TOFGxy(1∶15)，并舍弃TOF(15)。可借助CPU9通过ISA总线接口电路13，读取传播时间间隔寄存器TOFGxy。
除了存储与峰值有关的传播时间间隔外，超声检测系统10还能搜索超声波导致的信号，并在一个由使用者所确定的搜索时间间隔内，通过一个由使用者所选取的阈值，存储对应于上述信号的第一次偏移的传播时间间隔。参照图10，当信号GxACT等于1时，把整流过的波形采样的大小用两个比较器104和106与阈值THRESH(0∶6)进行比较，当采样速率低于100MS/s时，只有上边的比较器104工作。如果数据采样的振幅低于指定的阈值THRESH，那么，就不采取任何动作。另一方面，如果采样的振幅大于阈值THRESH，就把存储传播时间间隔信号STOF发给定时器FPGA33。
因此，比较器95和96命令定时器33以类似于上述带符号的峰值和传播时间间隔的方式，根据信号通过阈值THRESH的第一次偏移、存储传播时间间隔。不过，差别在于用于比较的参考值并不是采样数据的现有峰值，而是一个由使用者选取的阈值THRESH。结果，数据信号PEAK(0∶6)是一个静态符号并等于使用者所选取的阈值THRESH。另一个差别是并非必需在每个缺陷门脉冲开始时发出所存储的传播时间间隔脉冲(STOF)。此外，另一个差别是一旦发出一个单独的存储传播时间间隔(STOF)，在门脉冲间隔期间，就不再会出现所存储的传播时间间隔脉冲(STOF)。
超声检测系统10还可以一种接口门脉冲方式工作，其中，一个缺陷门脉冲搜索和/或波形存储过程在一个可由使用者选取的搜索时间间隔期间被延迟，直到所接收的超声换能器信号超过一个可由使用者选取的阈值。参照图9，用于缺陷门脉冲1的比较器/传播时间间隔电路COMPTOF95还起着接口门电路的功能。一个接口门脉冲搜索间隔定义为两个GlACT间隔的第一个，通过一个等于1的INTERFACEACT信号发出所述接口门脉冲搜索间隔的信号。由MODE电路97产生INTERFACEACT信号。对于接口门电路可采用一个单独的阈值，所述接口门电路由图15所示一个多路转换器151选取，多路转换器151处于图14所示的一个ISAOUT电路140中。多路转换器151选取基于INTERFACEACT信号等于1的单独的阈值。当使超声检测系统10处于接口门脉冲模式时，定时器FPGA33也处于接口门脉冲方式，该接口门脉冲方式导致定时器FPGA33在接收到所存储的第一传播时间间隔脉冲STOF时就立即结束第一接口门脉冲搜索间隔。ENDIGATEx信号引起接口门脉冲间隔GlACT的跃迁，如图13所示，传播时间间隔(TOF)电路120产生所述ENDIGATEx信号。
在许多不同的应用中，可使超声检测系统10处于接口门脉冲方式。例如，在对由一个高度可变的水箱表面所浸没部分扫描时，在阈值交叉后的一个接口门脉冲搜索间隔的结束可用来延迟波形数据的存储，直到超声波已透过水并碰到上述浸没部分的前表面为止。这样，通过使超声检测系统10处于接口门脉冲方式，就可免去存储不必要水路数据。所记录的接口门脉冲传播时间间隔(TOF)还可用来绘制上述被浸没的部分的表面高度。
如上所述，定时器FPGA33与两个8K×8位的SRAM电路35和36结合在一起使用，以便确定波形采集间隔和硬件门电路搜索间隔。参照图16，图16显示了EVENTCNT电路122，一个8位的计数器160递减计数通过事件状态或间隔数目，而且，一般说来，为间隔模式的静态RAM电路35和36提供了地址。一个13位计数器161使信号计数器160将每一状态保持期望的一段时间。更具体地说，当计数器161的输出INTQ(0∶12)等于0时，就启动事件计数器160。静态RAM电路35和36有13个位用于存储间隔长度，此间隔长度在每一间隔开始时装入间隔定时器161。静态RAM电路35和36还有一些位用于以8种模式中的一种任意地给超声检测系统10编程序，这8种模式对应于波形存储启动WAVEEN、门脉冲1启动GlEN和门脉冲2启动G2EN的可能组合。静态RAM电路35和36的这3个位为比较器FPGA32和波FPGA33确定了波形采集间隔和硬件门电路搜索间隔。通过给在一些间隔中的信号编程序确定不起作用的那些延迟间隔，对于所述那些间隔，WAVEEN、G1EN和G2EN信号线的一些或全部都不起作用。
在工作时，在主脉冲信号之前，必须给静态RAM电路35和36到15位装载合适的的间隔计数并在0到2位装载合适的、相应的门脉冲方式。刚好在每个主脉冲信号之前，通过重新设置信号PREBANGRS和PREBANGINIT，给信号计数器160和间隔定时器161装上初始计数EVENTS(0∶6)和初始间隔INTERVAL(0∶12)。采样启动信号SAMPLEN一起作用，信号计数器160就减少其读数，间隔定时器161就开始递减计数。当间隔计数器161到达0时，就把INTERVAL(0∶12)的当前值从静态RAM电路35和36装入间隔定时器161，并且，信号计数器160计数减少计数，由此产生对于静态RAM电路35和36的一个新地址。继续这个过程，直到计数器160和161都到达0，这时计数器160和161都停止。在计数器160和161递减计数期间，通过出现在SRAM电路35和36的输出(0∶2)处的逻辑电平来确定门脉冲间隔。
如上所述，SRAM的3个位(0∶2)用来放置超声检测系统10的八种模式中的一种。更具体地说，将位0设为高以便启动波形存储，而将位0设为低以便禁止波形存储。要启动硬件门电路1搜索，位1被设为高，而要禁止硬件门电路1搜索，位1就设为低，剩下的位，即位2被设为高，以便启动硬件门电路2搜索，而位2被设为低就会禁止硬件门电路2搜索。这些模式位(0∶2)与相应后续间隔的间隔位(3∶12)连接起来。
为了使逻辑门电路计数和传递延迟最少，使信号计数器输出位与一个八进制的或门电路的输入端连接，使这个八进制的或门电路的第二个输入端与ISA接口IMSRAM地址寄存器的补码连接。结果，在检查期间必须把地址寄存器设置到FFh，而且，必须由CPU9使信号计数器160复位。
为SRAM电路35和36编程序的一个例子是基于下述这些条件FS＝50MS/s，接口门电路被启动，搜索间隔延迟＝3μs，宽度＝4μs，波形门电路间隔的延迟＝1μs，宽度＝10μs，硬件门电路1搜索间隔的延迟＝3μs，宽度＝3μs，且硬件门电路2搜索间隔被禁止。波形和硬件GATEl信号指的是接口门电路的末端。关于ISA总线信号SRAM的内容如下表1地址 信号 十六进制 间隔，二进制 十进制 模式，二进制模式F8h74A8h 0000010010101 149 000假启动F9h6638h 0000011000111 199 000间隔延迟FAh5152h 0000000101010 42010间隔搜索FBh4350h 0000001101010 106 000a-门电路延迟FCh34A9h 0000010010101 149 001a-门电路运行FDh27CBh 0000011111001 249 011a-门电路，半波门电路FEh151h 0000000001010 10001a-门电路FFh00h0000000000000 0 000逐步结束这样，超声检测系统10可产生多个门脉冲间隔，其中，这些间隔可连接在一起，或者，也可以不连接在一起。可按定时器存储器的每个比特宽度一个门脉冲来扩张门脉冲的数量。对于更多数量的门脉冲，用通常的一个延迟定时器和每个门电路一个宽度定时器的装置，会耗费多得多的功率和逻辑电路。
超声检测系统10有一条多通道(MC)控制总线，这条多通道控制总线是一条通过一个多通道缓冲寄存装置电路37到定时器FPGA33的、三信号总线。多通道控制总线与超声检测系统中的每块UT系统板连接。多通道控制逻辑电路处于定时器FPGA33中。图17是图11所示的一个MC电路的方框图，而图18和19分别显示了图17中所示的一个MCMASTER电路171和一个MCSLAVE电路172。
参考图17到19，超声检测系统10中的那些多通道板中只有一块板被CPU9启动作为正在工作的多通道主片，或者简单主片，而且，只有主片171驱动多通道控制总线和计算机总线中断请求(IRQ)线。不过，所有的板都有正在工作的多通道从动装置172。包括多通道控制总线的三条线是一条MCSTANDBY信号线、一条MCDECBANGCNT信号线和一条MCSTARTBANG信号线，这些线从主片171有效地连接到每一从动装置172。主片171操纵这些线，使每块板上的“从动装置主脉冲信号计数器”193递减计数。各个板上的每个从动装置比较电流主脉冲信号计数和它自己的主脉冲信号赋值，以便决定是否要在电流主脉冲信号期间获取数据。如上面所定义的那样，主脉冲信号是引起从换能器7而来的超声能量的初始输出脉冲的高压脉冲。
更具体地说，在通电工作时，CPU9自动将所有板初始化为从动装置的板172。接下来，CPU9只将其中一个板初始化为主板172，并给每个格栅交叉脉冲(0∶3)的脉冲数量以及在两个脉冲IBANGDELAY(5∶12)之间的时间编程序。CPU9利用每个格栅交叉脉冲(0∶3)的脉冲数量以及它们的脉冲赋值BASSIGNMENT(0∶3)时每个从动装置172进行初始化。当用值为1的触发多通道控制信号TRIGGERMC触发主板171时，主板171把MCSTANDBY信号线降为零，MCSTANDBY信号线启动从动装置脉冲计数器193并发出MCSTARTBANG脉冲。如图19所示，从动装置172具有电路191和192，用于确定它们的脉冲赋值BASSIGNMENT是否与电流脉冲计数BANGCNT匹配，如果匹配，就会产生一个板启动信号BOARDEN，以便开始采集。在主板171中的一个中间脉冲延迟计数器181开始递减计数，当它到达0时，就发出一个衰减脉冲计数的脉冲MCDECBANGCNT。这个脉冲MCDECBANGCNT使得主板脉冲计数器185和所有的从动装置脉冲计数器193减少它们的脉冲计数。七微秒以后，主板171发出另一个启动脉冲的脉冲。继续这个过程，直到脉冲计数BANGCNT减为零而且中间脉冲延迟计数为零，这时，发出中断请求IRQACQ，触发器183的输出使信号线MCSTANDBY升高，而且，阻止了主板171的控制。可给超声检测系统10的每个通道编程，以便在采集数据期间选择性地激发其脉冲发生器或前置放大电路12或14中的脉冲。因此，如果原意的话，可给多通道编程同时激发。可将多块板10编程为彼此紧密同步地同时采集数据。
多通道控制器111快速、灵活而且可扩展，并且采集系统在每个格栅交叉只使用一次中断，而不管通道的数量是多少，由此，减少了在上面通过的计算机总线的数量。在优选的实施例中，最多可使用8块板和16个通道，而每块板多路传输2个模拟通道到一个A/D电路18。本发明的超声检测系统10使得能在板上所有通道上进行同步波形和/或数据的硬件门电路采集。因此，本发明避免了现有技术的缺点，即需要多个脉冲和在时分多路复用系统中它们所伴随的振铃接通时间。而且，当选择最高采样速率时，通过同时把一个模拟信号馈送给一个双通道A/D转换器21，使得能并行处理两个半速的数据流，由此，能够用CMOS逻辑电路技术高速进行波形和硬件门处理。
与现有的检测系统相比，本发明的超声检测系统提供了大量优点。例如，超声检测系统提供了一种快速恢复的、带有符号的数字硬件视频整流器和滤波器，这种整流器和滤波器能按高达16∶1或更高的固定比值压缩所接收的超声换能器信号中的数据。整流器和滤波器存储一组采样中的最高振幅的采样值，并且比通常的模拟方案更快地恢复。超声检测系统还提供了一种更高分辨率的整流器和滤波器，能通过在每个波形采样添加一个字节的定时信息来保存精确的传播时间间隔。
本发明的超声检测系统还可作为一种基于阈值的硬件数字式游程长度编码器来使用，用于压缩所接收的超声换能器信号中的数据，并用于仅存储幅值超过使用者所选择的阈值的数据。通过分别存储数量由使用者选择、在由下而上和由上而下的阈值交叉之前和之后的数据点，增强基于阈值的游程长度编码。超声检测系统还可将基于阈值的游程长度编码与带有符号的数字硬件视频整流器和滤波器结合，以便获得极高的波形压缩比。
本发明的超声检测系统提供了用于大量数字硬件门电路的容量。例如，超声检测系统可搜索所接收的超声换能器信号，并存储峰值和极性以及对应于使用者所确定的搜索间隔的峰值的传播时间。还可提供一个阈值缺陷门电路，用于搜索超声波所导出的信号并在一个由使用者所确定的搜索间隔、通过一个由使用者所选择的阈值、存储对应于所述信号的第一次偏移的传播时间间隔。作为另一个例子，可提供一个接口门电路，用于延迟正常缺陷门电路搜索和波形存储过程，直到所接收的超声换能器信号在一个可由使用者选择的搜索时间间隔超过一个可由使用者选择的阈值为止。
本发明的超声检测系统还为仅具有两个计数器的三个门电路提供了紧凑的逻辑控制。各个间隔可被衔接起来，并且可通过定时器存储器以每个位宽一个门脉冲来扩充。与传统的一个延迟定时器和每个门电路一个宽度定时器的结构相比，本发明以较少的功率和逻辑电路提供了数量更多的门电路。
本发明的超声检测系统还提供了一种快速、灵活可扩充的多通道控制器，不管通道数为多少，这种控制器对采集系统所造成的每个格栅交叉只使用一个中断信号。进一步，如上所述，一种多通道检测系统使得能同时对众多的通道采集波形和/或硬件门电路的数据，并且并行处理两个数据流。
出于显示和说明的目的，前面已经给出了本发明的优选实施例的说明。并不打算把本发明穷举或局限于所公开的精确形式。按照上述教导，许多改进和变型都是可能的。
为了最佳地说明本发明的原理及其实际应用而选择和说明了实施例，由此，使得其它本领域普通技术人员能最佳应用本发明及各种实施例，并且采用适合所考虑的特定用途的各改进。打算使本发明的范围仅由此处所附的权利要求书来限定。
权利要求书按照条约第19条的修改1.一种用于压缩数字数据的超声检测系统，这种系统包括一个脉冲电路，用于用一个电压信号激发一个超声换能器，并从所述换能器接收模拟数据信号；一个用于确定采集间隔的定时电路；一个A/D转换器，用于在所述采集间隔把所述模拟数据信号转换成数字数据；一个用于确定由使用者所选择的数字数据采样组的计数器电路；一个用于在每个数字数据采样组中采集数字数据的一个峰值的峰值检测器电路；以及一个存储器，用于从每个所述数字数据采样组中只存储一个数字数据的峰值，由此，把所述数字数据压缩成所述峰值。
2.如权利要求1所述的超声检测系统，其中所述数字数据按不少于16∶1的整数比被压缩。
3.如权利要求1所述的超声检测系统，其中所述数字数据按不少于2∶1的整数比被压缩。
4.如权利要求1所述的超声检测系统，还包括一个第二脉冲电路，这个第二脉冲电路用于用一个第二电压信号激发一个第二超声换能器并从所述换能器接收第二模拟数据信号，其中所述A/D转换器把所述第二模拟信号转换成第二数字数据，而所述峰值检测器电路从所述数字数据和所述第二数字数据中确定峰值。
5.如权利要求1所述的超声检测系统，还包括一个控制电路，这个控制电路用于防止所述存储器存储峰值，直到所述数字数据在前面所确定的搜索间隔期间超过某个阈值。
6.如权利要求1所述的超声检测系统，其特征是所述峰值检测器电路只是在所述模拟数据信号的正值期间采集所述峰值，以便得到所述模拟数据信号的半波整流。
7.如权利要求1所述的超声检测系统，其特征是所述峰值检测器电路只是在所述模拟数据信号的负值期间采集所述峰值，以便得到所述模拟数据信号的半波整流。
8.如权利要求1所述的超声检测系统，其特征是所述峰值检测电路在所述模拟数据信号的正值和负值期间都采集所述峰值，以便得到所述
权利要求
1.一种用于压缩数字数据的超声检测系统，这种系统包括一个脉冲电路，用于用一个电压信号激发一个超声换能器，并从所述换能器接收模拟数据信号；一个用于确定采集间隔的定时电路；一个A/D转换器，在所述采集间隔内将所述模拟数据信号转换成数字数据；一个用于确定数字数据采样组的计数器电路；一个峰值检测器电路，用于采集每个数字数据采样组中的数字数据的峰值；以及一个存储器，用于从每个数字数据采样组中只存储一个所述数字数据的峰值，由此，把所述数字数据压缩成所述峰值。
2.如权利要求1所述的超声检测系统，其中所述数字数据按不少于16∶1的整数比被压缩。
3.如权利要求1所述的超声检测系统，其中所述数字数据按不少于2∶1的整数比被压缩。
4.如权利要求1所述的超声检测系统，还包括一个第二脉冲电路，这个第二脉冲电路用于用一个第二电压信号激发一个第二超声换能器并从所述换能器接收第二模拟数据信号，其中所述A/D转换器把所述第二模拟信号转换成第二数字数据，而所述峰值检测器电路从所述数字数据和所述第二数字数据中确定峰值。
5.如权利要求1所述的超声检测系统，还包括一个控制电路，这个控制电路用于防止所述存储器存储峰值，直到所述数字数据在前面所确定的搜索间隔期间超过某个阈值。
6.如权利要求1所述的超声检测系统，其特征是所述峰值检测器电路只是在所述模拟数据信号的正值期间采集所述峰值，以便得到所述模拟数据信号的半波整流。
7.如权利要求1所述的超声检测系统，其特征是所述峰值检测器电路只是在所述模拟数据信号的负值期间采集所述峰值，以便得到所述模拟数据信号的半波整流。
8.如权利要求1所述的超声检测系统，其特征是所述峰值检测电路在所述模拟数据信号的正值和负值期间都采集所述峰值，以便得到所述模拟数据信号的全波整流。
9.一种用于压缩数字数据的超声检测系统，这种系统包括一个脉冲电路，用于用一个电压信号激发一个超声换能器，并从所述换能器接收模拟数据信号；一个用于把所述模拟数据信号转换成数字数据的A/D转换器；一个阈值比较电路，用于确定所述数字数据是否超过一个由使用者所选择的阈值，以及一个用于存储超过所述由使用者所选择的阈值的数字数据的存储器。
10.如权利要求9所述的超声检测系统，其中所述存储器在上述数据超过所述由使用者所选择的阈值之前和之后都存储数据。
11.如权利要求9所述的超声检测系统，其中所述阈值比较电路在一个由使用者选取的间隔期间确定所述数字信号是否超过上述由使用者所选择的阈值。
12.如权利要求11所述的超声检测系统，其中所述阈值比较电路在若干由使用者所选取的间隔内确定所述数字数据是否超过上述由使用者所选择的阈值。
13.如权利要求9所述的超声检测系统，还包括一个控制电路，用于防止所述存储器存储数字数据，直到所述数字数据在一个先前预定的搜索间隔期间超过第二阈值为止。
14.如权利要求9所述的超声检测系统，还包括一个第二脉冲电路，用于用第二电压信号激发第二超声换能器，并从所述换能器接收第二模拟数据信号，其中所述A/D转换器把所述第二模拟信号转换成第二数字数据，而所述阈值比较电路确定所述第二数字数据是否超过一个由使用者所选取的第二阈值，并且，所述存储器存储超过所述由使用者所选取的第二阈值的所述第二数字数据。
15.一种超声检测系统，这种超声检测系统包括一个脉冲电路，用于用一个电压信号激发一个超声换能器，并从所述换能器接收模拟数据信号；一个用于把所述模拟数据信号转换成数字数据的A/D转换器；一个用于确定一个由使用者所选取的搜索间隔的定时电路；一个峰值检测器电路，用于在所述由使用者所选取的搜索间隔期间获取所述数字数据的峰值；一个用于存储所述数字数据的峰值的第一存储器；一个用于确定与所述峰值相对应的传播时间间隔的定时器；一个用于存储所述传播时间间隔的第二存储器。
16.如权利要求15所述的超声检测系统，其中所述定时电路确定许多由使用者所选取的搜索间隔，所述峰值检测器采集对于所述那些间隔的峰值，所述第一存储器存储所述峰值的数值，所述定时器确定所述峰值的传播时间间隔，而所述第二存储器存储所述传播时间间隔。
17.如权利要求15所述的超声检测系统，还包括一个控制电路，用于防止所述系统延迟然后搜索峰值和传播时间间隔，直到所述数字数据在一个先前预定的搜索间隔期间超过第二阈值。
18.如权利要求15所述的超声检测系统，还包括一个第二脉冲电路，用于用一个第二电压信号激发一个第二超声换能器，并从所述换能器接收第二模拟数据信号，其中所述A/D转换器把所述第二模拟信号转换成第二数字数据，而所述峰值检测器电路采集所述数字数据和所述第二数字数据的峰值。
19.如权利要求15所述的超声检测系统，其中所述峰值检测器电路还确定上述峰值的极性，而所述第一存储器存储此极性。
20.一种超声检测系统，包括一个脉冲电路，用于用一个电压信号激发一个超声换能器，并从所述换能器接收模拟数据信号；一个用于把所述模拟数据信号转换成数字数据的A/D转换器；一个用于确定一个由使用者所选取的搜索间隔的定时电路；一个用于确定所述数字数据在由使用者所选取的搜索间隔期间是否超过一个由使用者所选择的阈值的比较器；一个用于确定一个与一个超过由使用者所选择的阈值的第一数据采样有关的传播时间间隔的定时器；以及一个用于存储所述传播时间间隔的存储器。
21.如权利要求20所述的超声检测系统，还包括一个控制电路，这个控制电路用于防止所述系统延迟以及然后搜索一个阈值交叉，直到所述数字数据在一个先前预定的搜索间隔期间超过一个第二阈值。
22.如权利要求20所述的超声检测系统，还包括一个第二脉冲电路，用于用一个第二电压信号激发一个第二超声换能器，并从所述换能器接收第二模拟数据信号，其中所述A/D转换器把所述第二模拟数据信号转换成第二数字数据，而所述比较器确定所述第二数字数据在由使用者所选取的第二间隔期间是否超过一个由使用者所选择的第二阈值。
23.一种超声检测系统，包括一个第一脉冲电路，用于用一个第一电压信号激发一个第一超声换能器，并从所述第一超声换能器接收第一模拟数据信号；一个第二脉冲电路，用于用一个第二电压信号激发一个第二超声换能器，并从所述第二超声换能器接收第二模拟数据信号；A/D转换装置，用于接收所述第一和第二模拟数据信号，并把所述第一和第二模拟数据信号转换成第一数字数据和第二数字数据，所述A/D转换装置将所述第一数字数据相对于所述第二数字数据作延迟；以及用于将所述第二数字数据与所述第一数字数据并行处理的装置。
24.如权利要求23所述的超声检测系统，其中所述A/D转换装置包括一个双通道A/D转换器。
25.如权利要求23所述的超声检测系统，其特征是所述A/D转换装置包括单个的A/D转换器，而所述系统还包括用于把所述单个A/D转换器的输出信号分离成所述第一数字数据和第二数字数据的装置。
全文摘要
一种超声检测系统可从至少两个超声换能器接收数据并彼此并行地处理所述数据。该检测系统可通过存储一组采样中具有最大振幅的采样值来按一个固定的比值压缩上述数据。该检测系统还可通过只存储超过一个由使用者所确定的阈值的采样以及一个由使用者所确定的范围附近的所述采样的那些采样来压缩数据,提供基于阈值的游程长度编码。所述超声检测系统还提供了用于存储一个由使用者所确定的间隔的一个峰值及有关的传播时间间隔的一个硬件门路,以及一个用于存储通过一个由使用者所确定的阈值和间隔的数据的第一偏移的传播时间间隔的门电路。可通过一个恒定的延迟,或在一个由使用者所选取的时间间隔期间上述数据超过一个由使用者所选择的阈值之前,延迟这些门电路的工作或者波形数据。所述系统还提供了多通道方案,这使得能同时对一个以上的通道进行数据的波形和/或硬件门电路的采集,并且使得能并行处理数据。
文档编号G01N29/06GK1201525SQ96198153
公开日1998年12月9日 申请日期1996年9月17日 优先权日1995年9月18日
发明者R·L·迪克尔曼, M·A·卡梅尔林, S·L·克莱恩, M·圣·马丁, D·S·勒奥纳尔德 申请人:燃烧工程有限公司