专利名称：具有使电特性发生变化的电路的半导体存储器的制作方法
技术领域：
本发明涉及在半导体存储器中具有在被模塑(molded)的状态下能够识别正常进行熔丝熔断的功能的半导体存储器。
以往，有根据熔丝熔断能够进行内部电源电位的调整和向冗余存储单元进行置换的半导体存储器。
下面说明以往的具有能够置换的冗余电路的半导体存储器结构的一例。
图20所示的以往的半导体存储器2000具有存储块#1，冗余存储阵列#11，主译码电路2，冗余译码电路3，以及冗余比较电路4。
存储块#1在字线和位线的交点上配置着未图示的多个存储单元。
主译码器电路2是选择存储块#1的存储单元的电路，具有列译码电路以及行译码电路。
冗余存储阵列#11具有未图示的多个冗余存储单元。
冗余译码电路3是用于选择冗余存储阵列#11的存储单元的电路，具有列译码电路以及行译码电路。
冗余比较电路4为了把有缺陷的存储单元(以下称为不良单元)置换为冗余存储单元，进行主译码器电路2以及冗余译码电路3的控制。
以上那样构成的半导体存储器2000在晶片加工过程中，当在存储块#1中发现不良单元时，按照以下的顺序进行置换。
了解不良单元的地址(以下称为不良地址)，检查能否进行与冗余存储单元的置换。如果能够置换，实施熔断冗余比较电路4的相当于该不良地址的部分的多晶硅熔丝的操作。
在结束了这样的操作以后，经过保护膜形成过程，仅把在最终选择测试中合格的产品作为成品出厂。
由此，在选择不良单元时，通过冗余比较电路4控制主译码电路2以及冗余译码电路3，选择置换了的冗余存储单元。
然而，在制造之后，在半导体存储器2000的不良分析以及进行评价方面，了解熔丝熔断是正常或者是不良至关重要。然而，在以往的半导体存储器2000中，了解熔丝熔断是否正常需要打开封装使用电子显微镜进行检查。
还有，由于在被模塑的状态下不能够区别是否正常地进行了熔丝熔断，因此存在着即使没有正常进行熔丝熔断在最终选择测试中也作为合格品而出厂的问题。
因此，本发明的目的在于提供能够在被模塑的状态下检测是否正常地进行了熔丝熔断的半导体存储器。
本发明的半导体存储器是能够通过熔断第1熔丝进行冗余性置换和内部电源电位调整的半导体存储器，具备外部连接端子、传送从外部连接端子接收的信号或者把信号传送到外部连接端子的第1信号线和根据第1熔丝的熔断正常或者不正常而使第1信号线的电特性发生变化的电路。
从而，本发明的主要优点是，能够根据熔丝熔断的正常与否使外部连接端子的电特性发生变化。
本发明另一方案的半导体存储器是能够通过熔断第1熔丝进行冗余性置换和内部电源电位调整的半导体存储器，具备发生用于把从存储阵列读出的信号输出到外部的输出控制信号的输出控制信号发生电路、传送输出控制信号的第1信号线和根据第1熔丝的熔断正常与否使第1信号线的电特性发生变化的电路。
从而，本发明的另一个优点是能够根据熔丝熔断的正常与否使得控制数据输出的输出控制信号的状态发生变化，由此，能够使输出数据发生变化。
图1是示出本发明实施例1中的半导体存储器100的基本构成例的框图。
图2是示出本发明实施例1中的特性变化电路51的基本构成的电路图。
图3是示出本发明实施例2中的半导体存储器200的基本构成例的框图。
图4是示出本发明实施例2中的特性变化电路52的基本构成的电路图。
图5是示出本发明实施例3中的半导体存储器300的基本构成例的框图。
图6是示出本发明实施例3中的特性变化电路53的基本构成的电路图。
图7是示出本发明实施例4中的半导体存储器400的基本构成例的框图。
图8是示出本发明实施例4中的特性变化电路54的基本构成的电路图。
图9是示出本发明实施例5中的半导体存储器500的基本构成例的框图。
图10是示出本发明实施例5中的特性变化电路55的基本构成的电路图。
图11是示出本发明实施例6中的半导体存储器600的基本构成例的框图。
图12是示出本发明实施例7中的半导体存储器700的基本构成例的框图。
图13是示出本发明实施例7中的特性变化电路57的基本构成的电路图。
图14是示出本发明实施例8中的半导体存储器800的基本构成例的框图。
图15是示出本发明实施例8中的特性变化电路58的基本构成的电路图。
图16是示出本发明实施例9中的半导体存储器900的基本构成例的框图。
图17是示出本发明实施例1中的特性变化电路59的基本构成的电路图。
图18是示出本发明实施例10中的半导体存储器1000的基本构成例的框图。
图19是示出本发明实施例10中的特性变化电路60的基本构成的电路图。
图20是示出以往的半导体存储器2000的基本构成例的框图。
下面，使用
本发明的实施例。另外，相同的构成要素上标注相同的符号或者相同的记号，不重复进行说明。(实施例1)下面说明本发明实施例1中的半导体存储器100。
图1所示的半导体存储器100具备存储块#1、冗余存储阵列#11、主译码器电路2、冗余译码电路3、冗余比较电路4、读出放大器20、输出控制电路21、输出缓冲器22以及特性变化电路51。
读出放大器20放大从存储块#1或者冗余存储阵列#11读出的信号。
输出控制电路21，响应从外部接收的输出允许信号/OE，输出H电平或者L电平的输出控制信号OEM。将输出控制信号OEM经过信号线31传送到输出缓冲器22中。
输出缓冲器22，响应输出控制信号OEM，把从读出放大器20接受的信号输出到对应的数据输入输出端子DQ1,…,DQi(以下一律记为数据输入输出端子DQ)。具体地讲，如果输出控制信号OEM是H电平，则把从读出放大器20接受的信号分别输出到对应的数据输入输出端子DQ。如果输出控制信号OEM是L电平，不向数据输入输出端子DQ进行输出。
把本发明实施例1的特性变化电路51连接到把输出控制电路21和输出缓冲器22进行连接的信号线31上。
下面，使用图2说明本发明实施例1中的特性变化电路51的构成。
图2所示的特性变化电路51包括熔丝F1以及NMOS晶体管NT1。NMOS晶体管NT1和熔丝F1串连连接到作为与信号线31的连接节点的节点N1和接地电位VSS之间。
熔丝F1使用与包含在冗余比较电路4中未图示的熔丝那样的用于进行冗余性置换的熔丝相同的熔丝。NMOS晶体管NT1在栅电极接受控制晶片测试的晶片测试控制信号WT。
下面，说明图1～图2所示的本发明实施例1的半导体存储器100的工作。另外，在实施例1中的晶片测试工序中，假设从外部输入指定晶片测试的L电平的晶片测试控制信号。
首先说明晶片测试控制信号WT是L电平的情况(晶片测试工序)。
在这种情况下，特性变化电路51的NMOS晶体管NT1在栅电极上接收L电平的晶片测试控制信号WT成为非导通状态。从而，输出控制信号OEM经过信号线31直接传送到输出缓冲器22中。
接着，说明在被模塑的状态下把晶片测试控制信号WT设定为H电平的情况。
熔丝F1如前所述，是与为了向冗余存储阵列#11进行置换而使用的包含在冗余比较电路4中的未图示的熔丝相同的熔丝。从而，在正常进行熔丝熔断的情况下，与冗余比较电路4内的熔丝一起，熔丝F1也被熔断。
其结果，在对于半导体存储器100进行读出工作(即，输出控制信号OEM是H电平)时，数据输入输出端子DQ的各个电位对应于所读出的信号分别成为H电平或者L电平。
另一方面，在熔丝熔断不良时，不仅冗余比较电路4内的熔丝而且熔丝F1也不被熔断。
其结果，在对于半导体存储器100进行读出工作的时候，输出控制信号OEM始终为L电平，数据输入输出端子DQ始终保持高阻抗状态。
即，如果依据具有本发明实施例1的特性变化电路51的半导体存储器100，则根据熔丝熔断的正常与否，能够使芯片的电特性发生变化。进而，能够从数据输入输出端子观测这样的电特性变化。其结果，即使在被模塑的状态下也能够检测出是否正常地进行了熔丝熔断。
另外，本发明实施例1中的半导体存储器100并不限定于具有冗余存储阵列，还可以是例如具有用熔丝熔断来调整内部电源电位的内部电源电位发生电路这样的半导体存储器。(实施例2)下面，说明本发明实施例2中的半导体存储器200。
图3所示的半导体存储器200具备存储块#1、冗余存储阵列#11、主译码电路2、冗余译码电路3、冗余比较电路4、外围电路5以及特性变化电路52。
外围电路5包括未图示的读出放大器等。外围电路5把从存储块#1，或者冗余存储阵列#11读出的信号输出到I/O线32.1,…,32.i(以下，一律记为I/O线32)。数据输入输出端子DQ的各个电位根据对应的I/O线32的电位变化。
本发明实施例2中的特性变化电路52连接到与数据输入输出端子DQi处于连接状态的I/O线32.i上。
下面，说明本发明实施例2中的特性变化电路52的构成。
图4是示出本发明实施例2中的特性变化电路52的基本构成的电路图。图4所示的特性变化电路52，包括熔丝F2以及NMOS晶体管NT2。熔丝F2和NMOS晶体管NT2串联连接在作为与I/O线32.i的连接节点的节点N2和外部电源电位VCC之间。
熔丝F2是与包含在冗余比较电路4中的未图示熔丝那样的用于进行冗余性置换的熔丝相同的熔丝。NMOS晶体管NT2在栅电极接受控制晶片测试的晶片测试控制信号WT。
接着，说明图3～图4所示的本发明实施例2的半导体存储器200的工作。另外，在实施例2的晶片测试工序中，假设从外部输入指定晶片测试的L电平的晶片测试控制信号WT。
首先，说明晶片测试控制信号WT是L电平(晶片测试工序)的情况。
这时，特性变化电路52的NMOS晶体管NT2在栅电极接受L电平的晶片测试控制信号WT，成为非导通状态。
接着，说明在被模塑的状态下，把晶片测试控制信号WT设定为H电平的情况。
在正常进行熔丝熔断的情况下，与冗余性置换使用的未图示的熔丝一起特性变化电路52的熔丝F2也被熔断，外部电源电位VCC以及节点N2成为非连接的状态。从而，节点N2的电位不随电特性变化电路52变化。
其结果，如果对于半导体存储器200进行读出工作，则数据输入输出端子DQi的电位对应于读出的信号D，成为H电平或者L电平。
另一方面，在熔丝熔断不良的情况下，不仅冗余性置换用的未图示的熔丝而且熔丝F2也不被熔断。从而，外部电源电压VCC和节点N2成为电连接的状态，I/O线32.i的电位，根据外部电源电压VCC，固定在H电平上。其结果，数据输入输出端子DQi的电位始终成为H电平。
即，如果依据本发明实施例2的具有特性变化电路52的半导体存储器200，则根据熔丝熔断的正常与否，能够使来自数据输入输出端子的输出信号发生变化。从而，即使在被模塑的状态下也能够检测是否正常地进行了熔丝熔断。
另外，本发明实施例2中的半导体存储器200并不限于具有冗余存储阵列的存储器，也可以是例如具有使用熔丝熔断来调整内部电源电位的内部电源电路发生电路这样的半导体存储器。
还有，特性变化电路52，也可以连接在与数据输入输出端子DQi以外的数据输入输出端子的任一个连接的I/O线32上。(实施例3)下面说明本发明实施例3中的半导体存储器300。
图5所示的半导体存储器300具有存储块#1、冗余存储阵列#11、主译码电路2、冗余译码电路3、冗余比较电路4、外围电路5以及特性变化电路53。
从存储块#1或者冗余存储阵列#11读出的信号经过对应的I/O线32分别被输出到数据输入输出端子DQ上。
本发明实施例3中的特性变化电路53连接到与数据输入输出端子DQi处于连接状态的I/O线32.i上。
下面，说明本发明实施例3中的特性变化电路53的构成。
图6是示出本发明实施例3中的特性变化电路53的基本构成的电路图。图6所示的特性变化电路53包括熔丝F3以及NMOS晶体管NT3。熔丝F3和NMOS晶体管NT3串联连接到作为与I/O线32.i的连接节点的节点N3和接地电位VSS之间。
熔丝F3是和包含在冗余比较电路4中的未图示的熔丝那样用于进行冗余性置换的熔丝相同的熔丝。NMOS晶体管NT3在其栅电极接受控制晶片测试的晶片测试控制信号WT。
下面，说明图5～图6所示的本发明实施例3的半导体存储器300的工作。另外，在实施例3中的半导体晶片测试工序中，假设从外部输入指定晶片测试的L电平的晶片测试控制信号WT。
首先，说明晶片测试控制信号WT是L电平的情况(晶片测试工序)。
在这种情况下，特性变化电路53的NMOS晶体管NT3在栅电极接受L电平的晶片测试控制信号WT，成为非导通状态。
接着，说明在被模塑的状态下把晶片测试控制信号设定为H电平的情况。
在正常地进行熔丝熔断的情况下，与冗余性置换用的未图示的熔丝一起特性变化电路53的熔丝也被熔断，节点N3和接地电位VSS成为非连接状态。从而，节点N3的电位不根据特性变化电路53而变化。
其结果，如果对于半导体存储器300进行读出工作，则数据输入输出端子DQi的电位对应读出的信号D，成为H电平或者L电平。
另一方面，在熔丝熔断不良的情况下，不仅冗余性置换用的未图示的熔丝而且熔丝F3也不被熔断。节点N3和接地电位VSS成为电连接状态。从而，I/O线32.i的电位根据接地电位VSS固定在L电平上。其结果，数据输入输出端子DQi的电位始终为L电平。
即，如果依据本发明实施例3的具有特性变化电路53的半导体存储器300，则根据熔丝熔断的正常与否，能够使来自数据输入输出端子的输出信号发生变化。从而，既使在被模塑的状态下也能够检测是否正常地进行了熔丝熔断。
另外，本发明实施例3中的半导体存储器300并不限定于具有冗余存储阵列的存储器，也可以是具有用熔丝熔断来调整内部电源电位的内部电源电位发生电路这样的半导体存储器。
另外，特性变化电路53可以构成为连接到与数据输入输出端子DQi以外的数据输入输出端子处于连接关系的I/O线32上。(实施例4)下面说明本发明实施例4中的半导体存储器400。
图7所示的半导体存储器400具有存储块#1、冗余存储阵列#11、主译码电路2、冗余译码电路3、冗余比较电路4、外围电路5以及特性变化电路54。
外围电路5与外部连接端子A1,…,Ai连接。
本发明实施例4中的特性变化电路54用信号线33与任一个外部连接端子(图7中是Ai)进行连接。进而，特性变化电路54用信号线34和外围电路5连接。
下面，说明本发明实施例4中的特性变化电路54的构成。
图8是示出本发明实施例4的特性变化电路54的基本构成的电路图。图8所示的特性变化电路54包括熔丝F4,NMOS晶体管NT4，电阻R1，以及反相电路I1和12。
熔丝F4,NMOS晶体管NT4，以及电阻R1串联连接在作为和信号线33以及特性变化电路54的连接节点的节点N4以及接地电位VSS之间。另外，外部连接端子Ai和信号线33相连接。
进而，在节点N4和作为与特性变化电路54及信号线34的连接节点的节点N5之间，串连连接反相电路I1以及反相电路I2。另外，信号线34和外围电路5相连接。
熔丝F4是与包含在冗余比较电路4中的未图示的熔丝那样用于进行冗余性置换的熔丝相同的熔丝。NMOS晶体管NT4在其栅电极接受控制晶片测试的晶片测试控制信号WT。
下面，说明图7～图8所示的本发明实施例4的半导体存储器400的工作。另外，在实施例4中的半导体晶片测试工序中，假设从外部输入指定晶片测试的L电平的晶片测试控制信号WT。
首先，说明晶片测试控制信号WT是L电平的情况(晶片测试工序)。
在这种情况下，特性变化电路54的NMOS晶体管NT4在栅电极接受L电平的晶片测试控制信号WT，成为非导通状态。
其次，说明在被模塑的状态下把晶片测试控制信号WT设定为H电平的情况。
在正常地进行熔丝熔断的情况下，与冗余性置换用的未图示熔丝一起特性变化电路54的熔丝也被熔断，节点N4与电阻R1成为非连接状态。从而，节点N4的电位不随特性变化电路54变化。
另一方面，在熔丝熔断不良的情况下，与冗佘性置换用的未图示熔丝一起熔丝F4也不被熔断。从而，节点N4和电阻R1成为电连接状态。
这里，从外部连接端子Ai供给测试用的电流IO(或者电压)，进行检测外部连接端子Ai的电位、电流的变化的IF测试。
在熔丝熔断不良的情况下，经过信号线33，从节点N4向电阻R1流过电流I0。由此，节点N4的电位成为处于H电平和L电平之间的中间电位。由此，在反相电路11以及12中，产生贯通电流。其结果，由外部连接端子Ai检测出的电流值(或者电压值)超过预定的规定值。
另一方面，在正常地进行了熔丝熔断的情况下，节点N4的电位成为H电平或者L电平。在反相电路11以及12中，不发生贯通电流。从而，由外部连接端子Ai检测出的电流值(或者电压值)处在预定的规定值范围内。
即，如果依据本发明实施例4的具有特性变化电路54的半导体存储器400，则根据熔丝熔断的正常与否，能够使在外部连接端子外观测的电流值或者电压值发生变化。从而，即使在被模塑的状态下也能够检测是否正常地进行了熔丝熔断。
另外，本发明实施例4中的半导体存储器400不限于具备冗余存储阵列的存储器，也可以是例如具有用熔丝熔断来调整内部电源电位的内部电源电位发生电路这样的半导体存储器。
另外，在半导体存储器400中，还设立了例如响应地址信号输出特定的测试信号的电路(后述的测试信号发生电路7)，如果根据晶片测试控制信号WT和特定的测试信号使得NMOS晶体管NT4成为导通状态，则在对应于特定的测试信号的测试模式时，能够检测出是否熔断了熔丝。(实施例5)下面说明本发明实施例5中的半导体存储器500。
图9所示的半导体存储器500具备存储块#1、冗余存储阵列#11、主译码电路2、冗余译码电路3、冗余比较电路4、外围电路5以及特性变化电路55。
本实施例5中的特性变化电路55用信号线33连接任一个外部连接端子(图9中是Ai)。进而，特性变化电路55用信号线34与外围电路5相连接。
其次，说明本发明实施例5中的特性变化电路55的构成。
图10是示出本发明实施例5中的特性变化电路55的基本构成的电路图。
图10所示的特性变化电路55包含熔丝F5，电阻R2，以及反相电路13、14。熔丝F5以及电阻R2串连连接在作为与信号线33以及特性变化电路55的连接节点的输入节点N7和接地电位VSS之间。另外，外部连接端子Ai和信号线33相连接。
进而，在节点N7和作为与特性变化电路55以及信号线34的连接节点的节点N8之间串联连接反相电路13以及反相电路14。另外，信号线34和外围电路5相连接。
熔丝F5是与包含于冗余比较电路4中的未图示熔丝那样的用于进行冗余性置换的熔丝相同的熔丝。
特性变化电路55和本发明实施例4中的特性变化电路54(图8)不同，不具备NMOS晶体管。
其次，说明图9～图10所示的本发明实施例5的半导体存储器500的工作。
在正常地进行了熔丝熔断的情况下，与冗余性置换用的未图示的熔丝一起，特性变化电路55的熔丝F5也被熔断，节点N7和电阻R2成为非连接状态。从而，节点N7的电位不随特性变化电路55变化。
在熔丝熔断不良的情况下，与冗余性置换用的未图示的熔丝一起，熔丝F5也不被熔断。从而，节点N7和电阻R2成为电连接状态。
从外部连接端子Ai供给电流IO(或者电压)，检测外部连接端子Ai的电位，电流的变化。
在熔丝熔断不良的情况下，从节点N7向电阻R2流过电流I0。节点N7的电位处于H电平和L电平之间的中间电位。由此，在反相电路13以及14中，发生贯通电流。其结果，外部连接端子Ai的电流值(或者电压值)超过通常的值。
在正常地进行了熔丝熔断的情况下，节点N7的电位成为H电平或者L电平。在反相电路13以及14中不发生贯通电流。从而，外部连接端子Ai的电流值(或者电压值)处于预定的范围内。
即，如果依据实施例5的具有特性变化电路55的半导体存储器500，则能够根据熔丝熔断的正常与否，使在外部连接端子观测的电流值或者电压值发生变化。从而，即使在被模塑的状态下也能够检测是否正常地进行了熔丝熔断。
另外，本发明实施例5中的半导体存储器500不限于具有冗余存储阵列的存储器，也可以是例如具有用熔丝熔断来调整内部电源电位的内部电源电位发生电路这样的半导体存储器。(实施例6)下面说明本发明实施例6中的半导体存储器600。
图11所示的半导体存储器600具有存储块#1、冗余存储阵列#11、主译码电路2、冗余译码电路3、冗余比较电路4、外围电路5、I/O简并模式设定电路6以及特性变化电路52。
半导体存储器600具有多个数据输入输出端子DQ1,…,DQi。在通常工作时，各个数据输入输出端子DQ的每一个从对应的I/O线35.1,…,35.i接收信号。
半导体存储器600还具有I/O简并模式设定电路6。I/O简并模式设定电路6接受晶片测试控制信号WT，汇集多个I/O线35.k,…,35.i的信号，从特定的数据输出端子(在图11中是DQk)进行输出。通过设定I/O简并模式，在I/O多的装置中，能够提高晶片测试工序中的同时测定数。
本发明实施例6中的特性变化电路52是与图4所示的本发明实施例2中的特性变化电路52相同的电路，用I/O简并模式连接到未使用的I/O线(图11中是35.1)上。
其次，参照图4，说明图11所示的本发明实施例6的半导体存储器600的工作。另外，在实施例6中的晶片测试工序中，假设从外部输入指定晶片测试的L电平的晶片测试控制信号WT。
首先，说明晶片测试控制信号WT是L电平的情况(晶片测试工序)。
这种情况下，如前所述，特性变化电路52的NMOS晶体管NT2在栅电极接受L电平的晶片测试控制信号WT，成为非导通状态。
其次，说明在被模塑的状态下把晶片测试控制信号WT设定为H电平的情况。
在正常地进行了熔丝熔断的情况下，特性变化电路52的熔丝也被熔断。从而，如果对于半导体存储器600进行读出工作，则以I/O简并模式连接到未使用的I/O线35.1上的数据输入输出端子DQ1的电位对应于读出的信号，成为H电平或者L电平。
另一方面，在熔丝熔断不良的情况下，熔丝F2也不被熔断。在I/O简并模式下未使用的I/O线35.1的电位根据外部电源电压固定在H电平。
即，如果根据具有本发明实施例6的特性变化电路52的半导体存储器600，则能够根据熔丝熔断的正常与否，使得在I/O简并模式下未使用的I/O线的电特性发生变化。进而，由于能够从数据输入输出端子观测到该电特性变化，因此即使在被模塑的状态下也能够检测出是否正常地进行了熔丝熔断。
另外，在本发明实施例6中，由于使在I/O简并模式下未使用的I/O线的电特性发生变化，所以不会限制同时测定的数目。
还有，本发明实施例6中的半导体存储器600不限于具有冗余存储阵列的存储器，也可以是例如具有用熔丝熔断来调整内部电源电位的内部电源电位发生电路这样的半导体存储器。
还有，特性变化电路52如果是在I/O简并模式下未使用的I/O线，则可以连接到任一个I/O线上。
还有，也可以用本发明实施例3中的特性变化电路53(图6)代替特性变化电路52。
在这种情况下，若熔丝熔断不良时，I/O简并模式下未使用的I/O线35.1的电位，根据接地电位VSS，被固定在L电平上。
(实施例7)下面说明本发明实施例7中的半导体存储器700。
图12所示的半导体存储器700具有存储块#1、冗余存储阵列#11、主译码电路2、冗余译码电路3、冗余比较电路4、读出放大器20、输出控制电路21、输出缓冲器22、测试信号发生电路7以及特性变化电路57。
测试信号发生电路7，按照从地址端子Ad1,…,Adj接收的地址信号发生测试信号TE。
本发明实施例7中的特性变化电路57连接在把输出控制电路21和输出缓冲器22连接起来的信号线31上。
其次，说明本发明实施例7中的特性变化电路57的构成。
图13是示出本发明实施例7中的特性变化电路57的基本构成的电路图，同时示出输出控制电路21以及输出缓冲器22的连接关系。
图13所示的特性变化电路57包含熔丝F6,NMOS晶体管NT5以及NOR电路NOR1。熔丝F6以及NMOS晶体管NT5串联连接在节点N9和接地电位之间。节点N9连接到传送输出控制信号OEM的信号线31的一点上。
NMOS晶体管NT5的栅电极接受NOR电路NOR1的输出。NOR电路NOR1在输入端接受测试信号TE以及晶片测试控制信号WT。
这里，在晶片测试控制信号WT或者测试信号TE的某一个是H电平时，NMOS晶体管NT5成为非导通状态。
熔丝F6是与包含在冗余比较电路4中的未图示的熔丝那样的用于进行冗余性置换的熔丝相同的熔丝。
其次，说明图12～图13所示的本发明实施例6的半导体存储器700的工作。另外，在实施例7中的晶片测试工序中，假设从外部输入指定晶片测试的H电平的晶片测试控制信号WT。
首先，说明晶片测试控制信号WT是H电平的情况(晶片测试工序)。
在这种情况下，NMOS晶体管NT5成为非导通状态。信号线31的电位不随特性变化电路57变化。
其次，说明在被模塑的状态下的晶片测试控制信号WT设定为L电平的情况。
在正常地进行了熔丝熔断的情况下，和冗余性置换用的未图示的熔丝一起特性变化电路57的熔丝F6也被熔断，接地电位VSS和节点N9成为非连接状态。从而，信号线31的电位不随特性变化电路57变化，输出缓冲器22从输出控制电路21直接接受输出控制信号OEM。
其结果，如果对于半导体存储器700进行读出工作，则数据输入输出端子DQi的电位对应于已读出的信号，成为H电平或者L电平。
另一方面，在熔丝熔断不良的情况下，与冗余性置换用的未图示的熔丝一起熔丝F6也不被熔断。这里，如果测试信号TE是L电平则NMOS晶体管NT5成为导通状态。如果NMOS晶体管NT5成为导通状态，则接地电位VSS和节点N9成为连接状态，经过信号线31，将L电平的输出控制信号OEM传送到输出缓冲器22中。从而，根据测试信号TE的电平，能够把数据输入输出端子DQi置为高阻抗状态。
即，如果依据具有本发明实施例7的特性变化电路57的半导体存储器700，则响应测试信号，能够根据熔丝熔断的正常与否，使芯片的电特性发生变化。进而，能够从数据输入输出端子观测这样的电特性变化。其结果，即使在被模塑的状态下，也能够检测出是否正常地进行了熔丝熔断。
另外，本发明实施例7中的半导体存储器700不限于具有冗余存储阵列的存储器，也可以是例如具有用熔丝熔断来调整内部电源电位的内部电源电位发生电路这样的半导体存储器。(实施例8)下面说明本发明实施例8中的半导体存储器800。
图14所示半导体存储器800具有存储块#1、冗余存储阵列#11、主译码电路2、冗佘译码电路3、冗余比较电路4、外围电路5、测试信号发生电路7以及特性变化电路8。
从存储块#1或者冗余存储阵列#11读出的信号经过对应的I/O线32.1,…,32.i输出到各个对应的数据输入输出端子DQ1,…,DQi。
本发明实施例8中的特性变化电路58连接到处于与数据输入输出端子DQi处于连接状态的I/O线32.i上。
其次，说明本发明实施例8中的特性变化电路58的构成。
图15所示的特性变化电路58包括熔丝F7,NMOS晶体管NT6，以及NOR电路NOR2。熔丝F7以及NMOS晶体管NT6串联连接到作为与I/O线的连接节点的节点N10以及外部电源电位VCC之间。
熔丝F7是与包含在冗余比较电路4中的未图示的熔丝那样的用于进行冗余性置换的熔丝相同的熔丝。NMOS晶体管NT6的栅电极接受NOR电路NOR2的输出。NOR电路NOR2在输入端接受测试信号TE以及晶片测试控制信号WT。
这里，在晶片测试控制信号WT和测试信号TE的某一个是H电平时，NMOS晶体管NT6成为非导通状态。
其次，说明图14～图15所示的本发明实施例8的半导体存储器800的工作。另外，在实施例8中的晶片测试工序中，假设从外部输入指定晶片测试的H电平的晶片测试控制信号WT。
首先，说明晶片测试控制信号WT是H电平的情况(晶片测试工序)。
这时，NMOS晶体管NT6成为非导通状态。I/O线32.i的电位不随特性变化电路58变化。
其次，说明晶片测试控制信号WT是L电平的情况。
在正常地进行了熔丝熔断的情况下，与冗余性置换用的未图示的熔丝一起，特性变化电路58的熔丝F7也被熔断，外部电源电位VCC和节点N10成为非连接状态。从而，I/O线32.i的电位不随特性变化电路58变化。
其结果，如果对于半导体存储器800进行读出工作，则数据输入输出端子DQi的电位对应于读出的信号D，成为H电平或者L电平。
另一方面，在熔丝熔断不良的情况下，和冗余性置换用的未图示的熔丝一起熔丝F7也不被熔断。这里，如果测试信号TE是L电平则NMOS晶体管NT6成为导通状态。如果NMOS晶体管NT6成为导通状态，则外部电源电位VCC和节点N10成为连接状态，I/O线的电位根据外部电源电压VCC固定在H电平上。从而，根据测试信号TE的电平，数据输入输出端子DQi始终成为H电平。
即，如果依据本发明实施例800的具有特性变化电路58的半导体存储器800，则能够响应测试信号，根据熔丝熔断的正常与否，使得来自数据输入输出端子的输出信号发生变化。从而，即使在被模塑的状态下，也能够检测是否正常地进行了熔丝熔断。
另外，本发明实施例8中的半导体存储器800不限于具有冗余存储阵列的存储器，也可以是例如具有用熔丝熔断调整内部电源电位的内部电源电位发生电路这样的半导体存储器。
另外，特性变化电路58也可以连接在与数据输入输出端子DQi以外的数据输入输出端子的某一个相连接的I/O线32上。
还有，在上述实施例6的半导体存储器600中，还设置了测试信号发生电路，通过改变特性变化电路52而使用特性变化电路58，能够根据测试信号，使用I/O简并模式下未使用的数据输入输出端子，检测熔丝是否被熔断。(实施例9)下面说明本发明实施例9中的半导体存储器900。
图16所示的半导体存储器900具有存储块#1，冗余存储阵列#11，主译码电路2，冗余译码电路3，冗余比较电路4，外围电路5，测试信号发生电路7以及特性变化电路59。
从存储块#1或者冗余存储阵列#11读出的信号经过对应的I/O线32.1,…,32.i，分别输出到对应的数据输入输出端子DQ1,…,DQi。
将本发明实施例9中的特性变化电路59连接到与数据输入输出端子DQi处于连接状态的I/O线32.i上。
其次，说明本发明实施例9的特性变化电路59的构成。
图17所示的特性变化电路59包括熔丝F8,NMOS晶体管NT7，以及NOR电路NOR3。熔丝F8以及NMOS晶体管NT7串联连接在作为与I/O线32.i的连接节点的节点N11和接地电位VSS之间。
熔丝F8是与包含在冗余比较电路4中的未图示的熔丝那样用于进行冗余性置换的熔丝相同的熔丝。NMOS晶体管NT7的栅电极接受NOR电路NOR3的输出。NOR电路NOR3在输入端接受测试信号TE以及晶片测试控制信号WT。
这里，在晶片测试控制信号WT或者测试信号TE的某一个是H电平时，NMOS晶体管NT7成为非导通状态。
其次，说明图16～图17所示的本发明实施例9中的半导体存储器900的工作。另外，在实施例9中的晶片测试工序中，假设从外部输入指定晶片测试的H电平的晶片测试控制信号WT。
首先，说明晶片测试控制信号WT是H电平的情况(晶片测试工序)。
这时，NMOS晶体管NT7成为非导通状态。I/O线32.i的电位不随特性变化电路59变化。
其次，说明在被模塑的状态下把晶片测试控制信号WT设定为L电平的情况。
在正常地进行了熔丝熔断的情况下，与冗余性置换用的未图示的熔丝一起特性变化电路59的熔丝F8也被熔断，接地电位VSS和节点N11成为非连接状态。从而，节点N11的电位不随特性变化电路59变化。
其结果，如果对于半导体存储器900进行读出工作，则数据输入输出端子DQi的电位对应于已读出的信号D成为H电平或L电平。
另一方面，在熔丝熔断不良的情况下，与冗余性置换用的未图示的熔丝一起，熔丝F8也没有被熔断。这里，如果测试信号TE是L电平则NMOS晶体管NT7成为导通状态。如果NMOS晶体管NT7成为导通状态，则接地电位VSS和节点N11成为连接状态，I/O线32.i的电位根据接地电位VSS被固定在L电平。从而，根据测试信号TE的电平，数据输入输出端子DQi始终成为L电平。
即，如果依据本发明实施例9的具有特性变化电路59的半导体存储器900，则能够响应测试信号，根据熔丝熔断的正常与否，使来自数据输入输出端子的输出信号进行变化。从而，即使在被模塑的状态下，也能够检测是否正常地进行了熔丝熔断。
另外，本发明实施例9中的半导体存储器900不限于具有冗余存储阵列的存储器，也可以是例如具有用熔丝熔断调整内部电源电位的内部电源电位发生电路这样的半导体存储器。
还有，特性变化电路59也可以连接在与数据输入输出端子DQi以外的数据输入输出端子的某一个相连接的I/O线32上。(实施例10)下面说明本发明实施例10中的半导体存储器1000。
图18所示的半导体存储器1000具有存储块#1，冗余存储阵列#11，主译码电路2，冗余译码电路3，读出放大器20，输出控制电路21，输出缓冲器22以及特性变化电路60。
本发明实施例10中的特性变化电路60连接在把输出控制电路21和输出缓冲器22连接起来的信号线31上。
其次，说明本发明实施例10中的特性变化电路60的构成。
图19所示的特性变化电路60包括熔丝F9,NMOS晶体管NT8,以及NOR电路NOR4。熔丝F9以及NMOS晶体管NT8串联连接在节点N12和接地电位之间。节点N12连接在传送输出控制信号OEM的信号线31的一点上。
NMOS晶体管NT8的栅电极接受NOR电路NOR4的输出。NOR电路NOR4在输入端接受修复允许信号RE以及晶片测试控制信号WT。
这里，修复允许信号RE是判定是否是需要进行不良存储单元的置换和内部电源电位调整等的熔丝熔断的芯片的判定信号，在进行熔丝熔断的芯片中是L电平，在不进行熔丝熔断的芯片中是H电平。
这里，在晶片测试控制信号WT或者修复允许信号RE的某一个是H电平时，NMOS晶体管NT8成为非导通状态。
熔丝F9是与包含在冗余比较电路4中的未图示的熔丝那样的用于进行冗余性置换的熔丝相同的熔丝。
其次，说明图18～图19所示的本发明实施例10的半导体存储器1000的工作。另外，在实施例10中的晶片测试工序中，假设从外部输入指定晶片测试的H电平的晶片测试控制信号WT。
首先，说明晶片测试控制信号WT是H电平的情况(晶片测试工序)。
这时，特性变化电路60的NMOS晶体管NT8在栅电板接受H电平的晶片测试控制信号WT，成为非导通状态。从而，信号线31的电位不随特性变化电路60变化。
其次，说明在被模塑的状态下把晶片测试控制信号WT设定为L电平的情况。
在正常地进行了熔丝熔断的情况下，与冗余性置换用的未图示的熔丝一起，特性变化电路60的熔丝F9也被熔断。接地电位VSS和节点N12成为非连接状态。从而，信号线31的电位不随特性变化电路60变化。输出缓冲器22从输出控制电路21直接接受输出控制信号OEM。
其结果，如果对于半导体存储器1000进行读出工作，则数据输入输出端子DQi的电位对应于已读出的信号，成为H电平或者L电平。
另一方面，在熔丝熔断不良的情况下，与冗余性置换用的未图示的熔丝一起，熔丝F9也不被熔断。这里，如果修复允许信号RE是L电平则NMOS晶体管NT8成为导通状态。如果NMOS晶体管NT8成为导通状态，则接地电位VSS和节点N12成为连接状态，经过信号线31把L电平的输出控制信号OEM传送到输出缓冲器22中。从而，根据修复允许信号RE的电平，能够把数据输入输出端子DQi置为高阻抗状态。
即，如果依据本发明实施例10的具有特性变化电路60的半导体存储器1000，则能够在仅进行熔丝熔断的情况下，根据熔丝熔断的正常与否使芯片的电特性发生变化。进而，能够从数据输入输出端子观测这样的电特性变化。其结果，即使在被模塑的状态下也能够检测出是否正常地进行了熔丝熔断。
另外，在不必要进行熔丝熔断的情况下，NMOS晶体管NT8成为非导通状态。从而，在对于半导体存储器1000进行了读出工作时，数据输入输出端子DQi的电位对应于已被读出的信号成为H电平或者L电平。
另外，本发明实施例10的半导体存储器1000不限于具有冗余存储阵列的存储器，也可以是例如具有用熔丝熔断调整内部电源电位的内部电源电位发生电路这样的半导体存储器。
如上所述，如果依据本发明的半导体存储器，由于能够根据熔丝熔断的正常与否，使芯片的电特性发生变化，因此即使在被模塑的状态下也能够检测熔丝熔断是否正常。
还有，如果依据本发明的半导体存储器，由于能够根据熔丝熔断的正常与否，使数据输入输出端子的电位固定，因此即使在被模塑的状态下也能够检测熔丝熔断是否正常。
还有，如果依据本发明的半导体存储器，能够根据熔丝熔断的正常与否，使得在I/O简并模式中未使用的数据输入输出端子的电位发生变化。
还有，如果依据本发明的半导体存储器，能够根据熔丝熔断的正常与否，把外部连接端子的电流，电压值设定为规定值以外的值。
还有，如果依据本发明的半导体存储器，则能够在仅输入特定信号的情况下根据熔丝熔断的正常与否，使芯片的电特性发生变化。
还有，如果依据本发明的半导体存储器，则由于能够根据熔丝熔断的正常与否，把数据输出端子的电位置为高阻抗状态，因此，即使在被模塑的状态下也能够检测出熔丝熔断是否正常。
权利要求
1．一种能够通过熔断第1熔丝进行冗余性置换和内部电源电位的调整的半导体存储器，其特征在于，具有外部连接端子(DQi,Ai)；传送从上述连接端子接受的信号或向上述外部连接端子传送信号的第1信号线(32,33)；和根据上述第1熔丝熔断的正常与否，使上述第1信号线的电特性发生变化的装置(52,53,54,55,58,59)。
2．权利要求1记述的半导体存储器，其特征在于上述使电特性变化的装置(52,53,58,59)具有与上述第1熔丝相同的第2熔丝(F2,F3,F7,F8)；将上述第2熔丝设置在上述第1信号线(32)和电源电位之间。
3．权利要求1记述的半导体存储器，其特征在于上述使电特性变化的装置(54,55)具有连接上述外部连接端子和上述第1信号线的第2信号线(34)；连接在上述第2信号线和第1信号线之间、根据上述第2信号线的电位流过不同的消耗电流的装置(11,12,13,14)；一个端子连接到接地电位的电阻(R1,R2)；和设置在上述电阻和上述第2信号线之间的与上述第1熔丝相同的第3熔丝(F4,F5)。
4．权利要求2记述的半导体存储器，其特征在于，还具有将上述第1信号线和上述第2熔丝置为连接或非连接状态的第1开关装置(NT2,NT3)。
5．权利要求2记述的半导体存储器，其特征在于，还具有响应从外部接受的地址信号，生成测试信号的测试信号生成装置(7)；和响应上述测试信号以及从外部接受的控制信号，把上述第1信号线和上述第2熔丝置为连接或非连接状态的第2开关装置(NT6,NT7)。
6．权利要求2记述的半导体存储器，其特征在于上述外部连接端子是数据输入输出端子(DQi)。
7．权利要求2记述的半导体存储器，其特征在于上述外部连接端子是在I/O简并模式下不使用的数据输入输出端子(DQ1)。
8．权利要求3记述的半导体存储器，其特征在于，还具有响应从外部接受的控制信号把上述第2信号线和上述第3熔丝置为连接或非连接状态的第3开关装置(NT4)。
9．权利要求3记述的半导体存储器，其特征在于，还具有响应从外部接受的地址信号，生成测试信号的测试信号生成装置(7)；和响应上述测试信号以及从外部接受的控制信号，把上述第2信号线和上述第3熔丝置为连接或非连接状态的第4开关装置(NT4)。
10．权利要求3记述的半导体存储器，其特征在于根据上述第2信号线的电位流过不同消耗电流的装置是多个反相电路(11,12,13,14)。
11．一种能够通过熔断第1熔丝进行冗余性置换和内部电源电位的调整的半导体存储器，其特征在于，具有产生用于将从存储阵列读出的信号输出到外部的输出控制信号的输出控制信号发生装置(21)；传送上述输出控制信号的第1信号线(31)；和根据上述第1熔丝的熔断正常与否，使得上述第1信号线的电特性发生变化的装置(51,57,60)。
12．权利要求11记述的半导体存储器，其特征在于上述使电特性变化的装置具有与上述第1熔丝相同的第2熔丝(F1,F6,F9)，将上述第2熔丝设置在上述第1信号线(31)和电源电位之间。
13．权利要求12记述的半导储存储器，其特征在于，还具有响应从外部接受的控制信号把上述第1信号线和上述第2熔丝置为连接或非连接状态的第1开关装置(NT1)。
14．权利要求12记述的半导体存储器，其特征在于，还具有响应从外部接受的地址信号，生成测试信号的测试信号生成装置；和响应上述测试信号以及从外部接受的控制信号，把上述第1信号线和上述第2熔丝置为连接或非连接状态的第2开关装置(NT5)。
15．权利要求12记述的半导体存储器，其特征在于，还具有响应从外部接受的控制信号，仅在需要熔断第1熔丝时把上述第1信号线和上述第2熔丝置为连接或非连接状态的第3开关装置(NT8)。
全文摘要
在半导体存储器100中,将特性变化电路(51)连接到传送输出控制信号(OEM)的信号线(31)上。如果熔丝熔断正常,则熔丝(F1)与冗余性置换用的未图示的熔丝一起被熔断,如果熔丝熔断不正常,则不被熔断。在熔丝熔断不正常时,根据晶片测试控制信号(WT),信号线(31)的电位变成接地电位(VSS)电平。其结果,输出控制信号(OEM)固定为L电平,数据输入输出端子(DQi)的电位成为高阻抗状态。
文档编号G01R31/28GK1209631SQ9810622
公开日1999年3月3日 申请日期1998年4月8日 优先权日1997年8月22日
发明者野崎利江子 申请人:三菱电机株式会社