热电堆真空传感器及其制造方法
【专利摘要】本申请提供一种热电堆真空传感器及其制造方法，其中热电堆真空传感器包括，提供衬底，所述衬底具有第一区域和第二区域；在第一区域形成CMOS电路；在第二区域形成热电堆真空传感器。本申请能够采用标准CMOS工艺形成CMOS电路和热电堆真空传感器，并且工艺步骤节约。
【专利说明】
热电堆真空传感器及其制造方法
技术领域
[0001]本申请涉及半导体制造领域，更具体地而言，涉及一种热电堆真空传感器及其制造方法。
【背景技术】
[0002]真空测量在工业、航天及核原料提纯等领域有着十分广泛的应用，传统的真空传感器种类繁多且体积较大，限制了它们在某些领域的运用，特别是运用到一些微小器件与仪器仪表中。
[0003]随着微电子技术和微机械加工技术的发展，真空传感器的微型化研究逐渐成为热点。与传统的真空计相比，微型器件具有尺寸小、重量轻、功耗低和响应快的优点。
[0004]但是，微型化的真空传感器通常难以与标准的CMOS制造工艺兼容。
【发明内容】
[0005]在一些实施例中，本申请提供一种热电堆真空传感器的制造方法，包括:提供衬底，所述衬底具有第一区域和第二区域;在第一区域的衬底内形成CMOS电路的源极、漏极和沟道区；在衬底表面形成氧化层;在氧化层表面形成多晶硅层;刻蚀氧化层和多晶硅层，在第一区域形成若干栅氧化层和栅多晶硅层，在第二区域形成若干热电堆多晶硅层;其中，栅多晶硅层和热电堆多晶硅层同时形成;形成覆盖栅多晶硅层和热电堆多晶硅层的第一层间介质层;在第一区域的第一层间介质内形成暴露出源极、漏极和栅多晶硅层的第一通孔，在第二区域的第一层间介质内形成暴露出热电堆多晶硅层的第二通孔;在第一层间介质层表面形成第一金属层，所述第一金属层填充满第一区域的第一通孔和第二区域的第二通孔；刻蚀第一金属层，在第一区域形成CMOS电路的第一互连层，在第二区域形成连接热电堆多晶硅层的热电堆金属层;其中所述第一互连层和热电堆金属层同时形成；形成覆盖所述第一互连层和热电堆金属层的第二层间介质层;在第二区域刻蚀第二层间介质层，形成暴露出热电堆金属层的第三通孔;在第二层间介质层上形成第二金属层，其中，在第二区域第二金属层填充满第三通孔;刻蚀第二金属层，形成第二互连层;在第二互连层和第二层间介质层表面形成第三层间介质层;刻蚀第三层间介质层，形成暴露出第二互连层的第四通孔;在第三层间介质层表面形成第三金属层，且所述第三金属层填充满所述第四通孔;刻蚀所述第三金属层形成第三互连层;在所述第三互连层和第三层间介质层表面形成第四层间介质层;刻蚀所述第四层间介质层形成暴露出第三互连层的第五通孔;在所述第四层间介质层上形成第四金属层，且所述第四金属层填充第五通孔;刻蚀第四金属层形成顶部金属互连层;在顶部金属互连层表面形成钝化层;形成光刻胶图形，所述光刻胶图形在第二区域具有开口，所述开口暴露出第二区域的部分钝化层，且开口位于第二区域相邻的热电堆金属层之间和相邻的顶部金属互连层之间；沿所述开口刻蚀所述钝化层、第四层间介质层、第三层间介质层、第二层间介质层、第一层间介质层，并刻蚀衬底，直至在所述衬底内形成位于所述热电堆金属层下方的空腔。
[0006]在一些实施例中，所述制造方法采用标准CMOS制造工艺集成形成CMOS电路和热电堆真空传感器。
[0007]在一些实施例中，沿所述开口刻蚀所述钝化层、第四层间介质层、第三层间介质层、第二层间介质层以及第一层间介质层采用各向异性刻蚀。
[0008]各向异性刻蚀的刻蚀参数为，刻蚀设备腔体压力为5-25毫托，顶部射频功率为190-270瓦，底部射频功率为40-60瓦，上电极温度为55-100°C，底电极温度为10-15°C，CF4流量为50-60SCCM，He和O2混合气体流量为10-12SCCM，其中所述混合气体中He的摩尔比例为70%，02摩尔比例为30%。
[0009]在一些实施例中，在所述衬底内形成位于所述热电堆金属层下方的空腔采用XeF2各向同性刻蚀。
[0010]在一些实施例中，XeF2各向同性刻蚀的刻蚀参数为，刻蚀功率为0-10瓦，刻蚀气体为XeF2、F、HF和他的混合气体，刻蚀气体的流量为600至1200sccm。
[0011 ]在一些实施例中，所述第一金属层为铝。
[0012]在一些实施例中，所述第一层间介质层为掺杂的氧化硅。
[0013]在一些实施例中，所述衬底为P型衬底。
[0014]本申请还提供一种集成在CMOS芯片上的热电堆真空传感器，包括，采用上述任一实施例的热电堆真空传感器的制造方法形成的热电堆真空传感器。
[0015]以上为本申请的概述，可能有简化、概括和省略细节的情况，因此本领域的技术人员应该认识到，该部分仅是示例说明性的，而不旨在以任何方式限定本申请范围。本概述部分既非旨在确定所要求保护主题的关键特征或必要特征，也非旨在用作为确定所要求保护主题的范围的辅助手段。
【附图说明】
[0016]通过下面说明书和所附的权利要求书并与附图结合，将会更加充分地清楚理解本申请内容的上述和其他特征。可以理解，这些附图仅描绘了本申请内容的若干实施方式，因此不应认为是对本申请内容范围的限定。通过采用附图，本申请内容将会得到更加明确和详细地说明。
[0017]图1-20为本申请一实施例的热电堆真空传感器的制造方法过程示意图。
【具体实施方式】
[0018]在下面的详细描述中，参考了构成其一部分的附图。在附图中，类似的符号通常表示类似的组成部分，除非上下文另有说明。详细描述、附图和权利要求书中描述的说明性实施方式并非旨在限定。在不偏离本申请的主题的精神或范围的情况下，可以采用其他实施方式，并且可以做出其他变化。可以理解，可以对本申请中一般性描述的、在附图中图解说明的本申请内容的各个方面进行多种不同构成的配置、替换、组合，设计，而所有这些都明确地构成本申请内容的一部分。
[0019]在一定的气氛环境中，被加热物体流失到周围环境的热量与气压相关，导致该受热物体在不同的气压下呈现不同的温度，因此可以通过测量物体温度得到气压值，这是热传导型真空传感器的主要工作原理。温度的测量结果可以采用例如热敏电阻、热电偶和热电堆等多种方式。热电堆为多对串联的热电偶。热电堆利用塞贝克(Seebeck)效应，测量发热体和热沉之间的温差，因此，在一般情况下，环境温度的起伏并不会导致测量结果的明显变化。
[0020]为此，本申请提供一种热电堆真空传感器的制造方法，采用标准CMOS工艺同时制造集成了 CMOS电路和热电堆的热电堆真空传感器，节约制造步骤，优化器件性能。
[0021 ]请参考图1，提供衬底100，所述衬底100具有第一区域I和第二区域II。
[0022]所述衬底100可以是半导体衬底，例如N型衬底、P型衬底或SOI衬底。在本实施例中，以P型衬底为例做示范性说明。所述衬底100具有第一区域I和第二区域II。其中第一区域I作为CMOS电路的形成区域，第二区域II作为热电堆真空传感器的形成区域。
[0023]请依旧参考图1，在第一区域I的衬底100内形成CMOS电路的源极、漏极和沟道区。
[0024]在本实施例中，以形成多个匪OS和多个PMOS为例。在其他实施例中，可以根据实际的CMOS电路的需求，合理的选择NMOS和POMS的数量，在此特意说明，不应过分限制本发明的保护范围。
[0025]所述CMOS电路的源极、漏极和沟道区的形成方法可以采用光刻、掺杂等形成工艺形成，具体的步骤请参考现有的标准CMOS工艺，再次不再赘述。
[0026]在衬底100表面形成氧化层，所述氧化层可以采用热氧化工艺形成。
[0027]在氧化层表面形成多晶硅层，所述多晶硅层可以采用沉积工艺，例如化学气相沉积工艺形成。
[0028]然后，刻蚀多晶硅层和氧化层，在第一区域I形成栅氧化层110和栅多晶硅层120，在第二区域II形成氧化衬垫层210和热电堆多晶硅层220。
[0029]需要说明的是，CMOS电路的源极和漏极也可以在形成栅氧化层110和栅多晶硅层120之后，以栅氧化层110和栅多晶硅层120为掩膜，对栅氧化层110和栅多晶硅层120两侧的衬底进行离子注入后形成。
[0030]在一些实施例中，可以在多晶硅层上形成光刻胶图形，以光刻胶图形为掩膜，刻蚀多晶硅层，从而同时在第一区域I形成栅多晶硅层120而在第二区域II形成热电堆多晶硅层220。然后，形成保护第二区域II的光刻胶图形，继续刻蚀氧化层，从而在第一区域I形成栅氧化层110。然后去除光刻胶图形。
[0031]为了便于理解本发明，请参考图la，图1a示出了在第二区域的所述热电堆多晶硅层220的俯视图，在一些实施例中，在第二区域的所述热电堆多晶硅层220的图形可以为叉指电极或者其他的热电堆图形。
[0032]请参考图2，形成覆盖栅多晶硅层120和热电堆多晶硅层220的第一层间介质层130。
[0033]所述第一层间介质层130的形成工艺为化学气相沉积工艺。所述第一层间介质层130的材料为掺杂的氧化硅或非掺杂的氧化硅。例如掺磷的氧化硅(PSG)、掺硼磷的氧化硅(BPSG)等。需要说明的是，在沉积工艺之后还可以采用平坦化工艺平坦化所述第一层间介质层130。
[0034]请参考图3，在第一区域I的第一层间介质130内形成暴露出源极、漏极和栅多晶硅层120的第一通孔121，在第二区域II的第一层间介质130内形成暴露出热电堆多晶硅层220的第二通孔222。
[0035]形成第一通孔121和第二通孔222的步骤包括:在第一层间介质层130上形成光刻胶图像，所述光刻胶图形具有与第一通孔121和第二通孔222的位置对应的开口，沿所述开口刻蚀第一层间介质130，形成第一通孔121和第二通孔222。
[0036]请参考图4，采用金属钨填充第一通孔121和第二通孔222，形成导电插塞(未标示)。所述金属钨的填充工艺可以为标准CMOS的填充工艺，例如物理气相沉积或化学气相沉积。在填充完金属钨之后，还可以采用平坦化工艺平坦化金属钨，以去除第一介质层130上多余的妈金属。
[0037]请依旧参考图4，在第一层间介质层130表面形成第一金属层140。所述第一金属层140的形成工艺为物理气相沉积或化学气相沉积。在一些实施例中，所述第一金属层140的材料为招。
[0038]请参考图5，刻蚀第一金属层140，在第一区域I形成CMOS电路的第一互连层141，在第二区域II形成连接热电堆多晶硅层220的热电堆金属层240;其中所述第一互连层141和热电堆金属层240同时形成。
[0039]刻蚀第一金属层140可以为等离子体刻蚀。
[0040]请参考图6，形成覆盖所述第一互连层141和热电堆金属层240的第二层间介质层150。
[0041]所述第二层间介质层150的形成工艺为化学气相沉积。所述第二层间介质层150的材料为掺杂的氧化硅或非掺杂的氧化硅。例如掺磷的氧化硅(PSG)、掺硼磷的氧化硅(BPSG)等。
[0042]请参考图7，在第二区域II刻蚀第二层间介质层150，形成暴露出热电堆金属层240的第三通孔151。
[0043]所述第三通孔151的形成步骤包括，在第二层间介质层150形成光刻胶图形，所述光刻胶图形具有与第三通孔151位置对应的开口，以光刻胶图形为掩膜，刻蚀第二层间介质层150，形成暴露出热电堆金属层240的第三通孔151。
[0044]需要说明的是，在形成第三通孔151的同时，在第一区域I形成若干通孔，以电气连接形成在第一区域的NMOS和/或PM0S。
[0045]请参考图8，采用金属钨填充第三通孔151，形成导电插塞(未标示)。所述金属钨的填充工艺可以为标准CMOS的填充工艺，例如物理气相沉积或化学气相沉积。在填充完金属钨之后，还可以采用平坦化工艺平坦化金属钨，以去除第二层间介质层150上多余的钨金属O
[0046]请依旧参考图8，在第二层间介质层150上形成第二金属层160。
[0047]第二金属层160的材料选择铝。所述第二金属层160的形成工艺为物理气相沉积或者化学气相沉积。
[0048]请参考图9，刻蚀第二金属层160，形成第二互连层161。
[0049]第二互连层161的形成步骤包括:在第二金属层160表面形成光刻胶图形，所述光刻胶图形具有与第二互连层161对应的图形，以所述光刻胶图形为掩膜，采用等离子体刻蚀刻蚀第二金属层160，形成第二互连层161。
[0050]请参考图10，在第二互连层161和第二层间介质层150表面形成第三层间介质层170。
[0051]所述第三层间介质层170的形成工艺为化学气相沉积工艺。所述第三层间介质层170的材料为掺杂的氧化硅或非掺杂的氧化硅。例如掺磷的氧化硅(PSG)、掺硼磷的氧化硅(BPSG)等。
[0052]请参考图11，刻蚀第三层间介质层170，形成暴露出第二互连层161的第四通孔171。
[0053]第四通孔171的形成步骤包括，在所述第三层间介质层170表面形成光刻胶图形，光刻胶图形具有与第四通孔171对应的开口，以光刻胶图形为掩膜，刻蚀第三层间介质层170，形成暴露出第二互连层161的第四通孔171。
[0054]请参考图12，采用金属钨填充第四通孔171，形成导电插塞(未标示)。所述金属钨的填充工艺可以为标准CMOS的填充工艺，例如物理气相沉积或化学气相沉积。在填充完金属钨之后，还可以采用平坦化工艺平坦化金属钨，以去除第三层间介质层170上多余的钨金属O
[0055]请依旧参考图12，在第三层间介质层170上形成第三金属层180。
[0056]第三金属层180的材料选择铝。所述第三金属层180的形成工艺为物理气相沉积工
-H-
O
[0057]请参考图13，刻蚀所述第三金属层180形成第三互连层181。
[0058]第三互连层181的形成步骤包括:在第三金属层180表面形成光刻胶图形，所述光刻胶图形具有与第三互连层181对应的图形，以所述光刻胶图形为掩膜，采用等离子体刻蚀刻蚀第三金属层180，形成第三互连层181。
[0059]请参考图14，在所述第三互连层181和第三层间介质层170表面形成第四层间介质层 190。
[0060]所述第四层间介质层190的形成工艺为化学气相沉积工艺。所述第四层间介质层190的材料为掺杂的氧化硅或非掺杂的氧化硅。例如掺磷的氧化硅(PSG)、掺硼磷的氧化硅(BPSG)等。
[0061]请参考图15，刻蚀所述第四层间介质层190形成暴露出第三互连层181的第五通孔191。
[0062]第五通孔191的形成步骤包括，在所述第四层间介质层190表面形成光刻胶图形，光刻胶图形具有与第五通孔191对应的开口，以光刻胶图形为掩膜，刻蚀第四层间介质层190，形成暴露出第三互连层181的第五通孔191。
[0063]请参考图16，采用金属钨填充第五通孔191，形成导电插塞(未标示)。所述金属钨的填充工艺可以为标准CMOS的填充工艺，例如物理气相沉积或化学气相沉积。在填充完金属钨之后，还可以采用平坦化工艺平坦化金属钨，以去除第四层间介质层190上多余的钨金属O
[0064]请参考图16，在所述第四层间介质层190上形成第四金属层310。
[0065]第四金属层310的材料选择铜或铝。所述第四金属层310的形成工艺为物理气相沉积工艺。
[0066]请参考图17，刻蚀第四金属层310形成顶部金属互连层311。
[0067]顶部金属互连层311的形成步骤包括:在第四金属层310表面形成光刻胶图形，所述光刻胶图形具有与顶部金属互连层311对应的图形，以所述光刻胶图形为掩膜，采用等离子体刻蚀刻蚀第四金属层310，形成顶部金属互连层311。
[0068]请参考图18，在顶部金属互连层311表面形成钝化层320。
[0069]所述钝化层320的材料选择氮化硅。所述钝化层320用于在后续刻蚀工艺中保护顶部金属互连层311。
[0070]请参考图19，形成光刻胶图形330，所述光刻胶图形330在第二区域II具有开口331，所述开口 331暴露出第二区域II的部分钝化层320，且开口 331位于第二区域II相邻的热电堆金属层220之间和相邻的顶部金属互连层311之间。
[0071]请参考图20，沿所述开口331刻蚀所述钝化层320、第四层间介质层190、第三层间介质层170、第二层间介质层150、第一层间介质层130，并刻蚀衬底100，直至在所述衬底100内形成位于所述热电堆金属层220下方的空腔332。
[0072]所述空腔332的形成步骤包括如下步骤，首先，采用各向异性刻蚀，刻蚀所述钝化层320、第四层间介质层190、第三层间介质层170、第二层间介质层150、第一层间介质层130直至暴露出衬底100。
[0073]各向异性刻蚀的刻蚀参数为，刻蚀设备腔体压力为5-25毫托，顶部射频功率为190-270瓦，底部射频功率为40-60瓦，上电极温度为55-100°C，底电极温度为10-15°C，CF4流量为50-60SCCM，He和O2混合气体流量为10-12SCCM，其中所述混合气体中He的摩尔比例为70%，02摩尔比例为30%。
[0074]在暴露出衬底100后，采用各向同性刻蚀，刻蚀所述衬底100，形成位于所述热电堆金属层220下方的空腔332。
[0075]在一些实施例中，各向同性刻蚀可以采用XeF2各向同性刻蚀。刻蚀参数为，XeF2各向同性刻蚀的刻蚀参数为，刻蚀功率为O-10瓦，刻蚀气体为XeF2、F、HF和N2的混合气体，刻蚀气体的流量为600至1200sccmo
[0076]在一些实施例中，为了更佳地形成位于所述热电堆金属层220下方的空腔332，可以采用刻蚀腔室压力循环刻蚀，以形成较佳的位于所述热电堆金属层220下方的空腔332，而避免损伤传感器的其他部件。例如，采用20个循环，第一刻蚀时段为:刻蚀时刻蚀腔室压力保持为75-100毫托，刻蚀功率为0-5瓦，刻蚀气体为XeF2、F、HF和N2的混合气体，刻蚀气体的流量为600至1200SCCm，刻蚀预定时间，例如5-10秒;第二刻蚀时段为:刻蚀时刻蚀腔室压力保持为200-250帕，刻蚀功率为5-10瓦，刻蚀气体为XeF2、F、HF和N2的混合气体，刻蚀气体的流量为600至1200sCCm;依次循环第一刻蚀时段和第二刻蚀时段，直至刻蚀位于所述热电堆金属层220下方的空腔332。从而能够在形成空腔332的同时避免损伤传感器的其他部件。
[0077]在本实施例中，采用兼容CMOS工艺同时形成CMOS电路和热电堆真空传感器，并且能够节约工艺步骤。
[0078]本申请还提供一种热电堆真空传感器，所述热电堆真空传感器采用上述任一实施例的形成方法形成。
[0079]那些本技术领域的一般技术人员可以通过研究说明书、公开的内容及附图和所附的权利要求书，理解和实施对披露的实施方式的其他改变。在权利要求中，措词“包括”不排除其他的元素和步骤，并且措辞“一”、“一个”不排除复数。在本申请的实际应用中，一个零件可能执行权利要求中所引用的多个技术特征的功能。权利要求中的任何附图标记不应理解为对范围的限制。
【主权项】
1.一种热电堆真空传感器的制造方法，其特征在于，包括: 提供衬底，所述衬底具有第一区域和第二区域； 在第一区域的衬底内形成CMOS电路的源极、漏极和沟道区； 在衬底表面形成氧化层； 在氧化层表面形成多晶硅层； 刻蚀氧化层和多晶硅层，在第一区域形成若干栅氧化层和栅多晶硅层，在第二区域形成若干热电堆多晶硅层;其中，栅多晶硅层和热电堆多晶硅层同时形成； 形成覆盖栅多晶硅层和热电堆多晶硅层的第一层间介质层； 在第一区域的第一层间介质内形成暴露出源极、漏极和栅多晶硅层的第一通孔，在第二区域的第一层间介质内形成暴露出热电堆多晶硅层的第二通孔； 采用金属钨填充所述第一通孔和第二通孔； 在第一层间介质层表面形成第一金属层； 刻蚀所述第一金属层，在所述第一区域形成CMOS电路的第一互连层，在所述第二区域形成连接热电堆多晶硅层的热电堆金属层；其中所述第一互连层和热电堆金属层同时形成； 形成覆盖所述第一互连层和热电堆金属层的第二层间介质层； 在第二区域刻蚀第二层间介质层，形成暴露出热电堆金属层的第三通孔； 采用金属钨填充所述第三通孔； 在第二层间介质层上形成第二金属层； 刻蚀第二金属层，形成第二互连层； 在第二互连层和第二层间介质层表面形成第三层间介质层； 刻蚀第三层间介质层，形成暴露出第二互连层的第四通孔； 采用金属钨填充所述第四通孔； 在第三层间介质层表面形成第三金属层； 刻蚀所述第三金属层形成第三互连层； 在所述第三互连层和第三层间介质层表面形成第四层间介质层； 刻蚀所述第四层间介质层形成暴露出第三互连层的第五通孔； 采用金属钨填充所述第五通孔； 在所述第四层间介质层上形成第四金属层； 刻蚀第四金属层形成顶部金属互连层； 在顶部金属互连层表面形成钝化层； 形成光刻胶图形，所述光刻胶图形在第二区域具有开口，所述开口暴露出第二区域的部分钝化层，且开口位于第二区域相邻的热电堆金属层之间和相邻的顶部金属互连层之间； 沿所述开口刻蚀所述钝化层、第四层间介质层、第三层间介质层、第二层间介质层以及第一层间介质层，并刻蚀衬底，直至在所述衬底内形成位于所述热电堆金属层下方的空腔。2.如权利要求1所述的热电堆真空传感器的制造方法，其特征在于，所述制造方法采用标准CMOS制造工艺集成形成CMOS电路和热电堆真空传感器。3.如权利要求1所述的热电堆真空传感器的制造方法，其特征在于，沿所述开口刻蚀所述钝化层、第四层间介质层、第三层间介质层、第二层间介质层以及第一层间介质层采用各向异性刻蚀。4.如权利要求1所述的热电堆真空传感器的制造方法，其特征在于，各向异性刻蚀的刻蚀参数为，刻蚀设备腔体压力为5-25毫托，顶部射频功率为190-270瓦，底部射频功率为40-60瓦，上电极温度为55-100°C，底电极温度为10-15°C，CF4流量为50-60SCCM，He和O2混合气体流量为10-12SCCM，其中所述混合气体中He的摩尔比例为70%，02摩尔比例为30%。5.如权利要求1所述的热电堆真空传感器的制造方法，其特征在于，在所述衬底内形成位于所述热电堆金属层下方的空腔采用XeF2各向同性刻蚀。6.如权利要求1所述的热电堆真空传感器的制造方法，其特征在于，XeF2各向同性刻蚀的刻蚀参数为，刻蚀功率为0-10瓦，刻蚀气体为XeF2、F、HF和他的混合气体，刻蚀气体的流量为600至1200sccm。7.如权利要求1所述的热电堆真空传感器的制造方法，其特征在于，所述第一金属层为招O8.如权利要求1所述的热电堆真空传感器的制造方法，其特征在于，所述第一层间介质层为掺杂的氧化硅。9.如权利要求1所述的热电堆真空传感器的制造方法，其特征在于，所述衬底为P型衬底。10.一种集成在CMOS芯片上的热电堆真空传感器，其特征在于，包括，采用权利要求1-9任一项所述的热电堆真空传感器的制造方法形成的热电堆真空传感器。
【文档编号】G01L21/14GK106017790SQ201610530278
【公开日】2016年10月12日
【申请日】2016年7月7日
【发明人】骆兴芳, 俞挺, 袁彩雷
【申请人】江西师范大学