一种改进的基于fpga的多通相关处理实现方法
【专利摘要】一种改进的基于FPGA的多通相关处理实现方法，首先对待相关处理信号进行正交变换、同或运算，得到同或结果数据后将分别使用二进制加法器得到加法器输出数据，然后令计数器循环计数，将加法器输出数据、RAM块中数据作为累加器输入，得到累加结果数据并作为新的RAM块中数据，最后当计数等于积分时间时，将累加器的计算结果作为多通道相关处理结果输出。本发明方法通过对相关数据进行1bit加法运算、二进制加法器分组，与现有技术相比，在简化了FPGA运算逻辑的同时，还减少了FPGA中逻辑资源的占用率，在输入信号路数较多时，可明显提高FPGA的处理效率，具有较好的适用价值。
【专利说明】
一种改进的基于FPGA的多通相关处理实现方法
技术领域
[0001] 本发明涉及空间微波遥感技术领域，特别是一种改进的基于FPGA的多通道相关处 理实现方法。
【背景技术】
[0002] 数字相关器是海洋盐度探测卫星微波辐射计中最为关键的部件，其完成了四个 Stocks矢量参数测量，为数据反演提供了输入，对微波辐射计应用有决定性作用。当海洋盐 度探测卫星微波辐射计工作时，微波辐射计天线阵主波束指向被观测地面或海面，天线阵 接收到地面或海面辐射的辐射流量，引起天线接收信号能量的变化。天线接收信号经过正 交模耦合器分为V、H两路，接收机前端对接收信号进行放大后传至光模块，光发射机将微波 信号调制为光信号，经过光纤传输至中心舱中的光解调器，光解调器将光信号还原为微波 信号，然后进入接收机，经滤波、下变频至中频。数字相关器的AD器件对中频信号进行模数 转换，数字相关器的处理器件FPGA对得到的数字信号完成相关处理。
[0003] 目前微波辐射计为了获得足够高的地面分辨率，通常都采用二维综合孔径观测技 术，利用二维小口径天线合成大的观测口径，避免了大口径天线的重量、体积、扫描对承载 平台的要求及加工方面的困难，有效地解决空间分辨率和观测幅宽之间的矛盾，易于星载 应用。现有的二维综合孔径阵列的单元数量可达到几十甚至上百，因此后端数字相关器复 杂度、功耗和体积也有大幅增加，也使得数字相关器硬件研制、软件调试、性能测试等方面 的难度增加，解决大量交叉相关带来的相关器数量倍增问题是研究综合孔径微波辐射计的 关键。
[0004] 随着大量交叉相关带来的相关器数量倍增、测量精度及带宽要求的提高，传统辐 射计采用的模拟相关器已经满足不了要求。数字相关器与模拟相关器相比，主要特点是利 用超大规模集成电路实现全并行宽带数字相关处理，而且数字相关器采用FPGA设计，可反 复擦写、修改累加时间等重要参数，更具灵活性。目前数字相关器的研究主要集中在提高AD 采样速率、提高FPGA处理速率等方面，例如"全极化微波辐射计系统中高速数字相关器设 计"基于四路输入信号设计了一种数字相关器、AD采样率可达到360Mhz; "综合孔径微波辐 射计二阶量化数字相关器研究"采用了二阶量化数字信号的方法，对信噪比的影响进行了 分析验证；"合成孔径辐射计多路高阶数字复相关器方案研究"采用了欠采样、数字下变频、 抽取滤波等方法降低了对FPGA处理速率的要求，但是此方法对合成孔径方向图有一定的影 响，只适用于辐射计系统指标要求不高的情况，因此需要一种新的能较好解决FPGA片上逻 辑资源占用率和计算单元数量之间的矛盾的多通道相关处理实现方法。
【发明内容】
[0005] 本发明解决的技术问题是：克服现有技术的不足，提供了一种通过对相关数据进 行lbit加法运算、二进制加法器分组，在简化了 FPGA运算逻辑的同时，还减少了 FPGA中逻辑 资源的占用率的改进的基于FPGA的多通相关处理实现方法。
[0006] 本发明的技术解决方案是：一种改进的基于FPGA的多通相关处理实现方法，包括 如下步骤：
[0007] (1)采集需要进行相关处理的N路信号后进行正交变换得到2N路数据，对得到的2N 路数据进行1 b i t量化，进而得到2N路宽度为1 b i t的量化数据，再对2N路宽度为lb i t的量化 数据中的任意两路数据进行同或运算，得到路宽度为lbit的同或结果数据；
[0008] (2)将第i路同或结果数据分别作为第i个二进制加法器的输入数据和进位，得到 Cfi个宽度为4b i t的二进制加法器输出数据，其中，
[0009] (3)对个二进制加法器进行分组得到组二进制加法器，然后对每组 中二进制加法器进行编号，记为〇，1，2,3···15,为每组二进制加法器分别开辟一个深度为 16bit的RAM块，将第j组加法器及对应的第j个RAM块作为一个最小计算单元，其中，
[0010] (4)获取一个计数器并令计数器循环计数，将计数器的计数k分别作为C_iv/16个 RAM块的读地址，控制C^y/16个RAM块的地址k存放的数据在第k+Ι个时钟周期分别出现在 对应RAM块的输出数据端口上，其中，计数器每个循环包括16个周期，计算器的计数k = 0，1， 2,3…15,地址15存放的数据在下轮循环中的第0周期出现在RAM块的输出数据端口，地址k 代表RAM块的k+1层；
[0011] (5)当计数器的计数为k时，读取第j组最小计算单元中的第k-Ι个二进制加法器的 输出数据，并记为DATA(j)，然后清零组最小计算单元中被读取的二进制加法器，其 中，当计算器的值为0时，读取上轮循环中第j组最小计算单元中第15个二进制加法器的输 出数据，当计数器的值为1时，读取上轮循环中第j组最小计算单元中第〇个二进制加法器输 出数据；
[0012] (6)设计(i.v/16个累加器，将步骤⑷中第j组最小计算单元中RAM块的输出数据 端口上的输出数据、DATA(j)作为第j个累加器的输入，得到个累加结果数据，其中， 最小计算单元中RAM块的初始值为0;
[0013] ⑴当计数器的计数为k时，将DATA(j)写入到第j组最小计算单元中RAM块的地址 k-2,其中，当计数器的的计数为0时，将上轮循环中DATA(j)写入到第j组最小计算单元中 RAM块的地址14,当计数器的值为1时，将上轮循环中DATA(j)写入到第j组最小计算单元中 RAM块的地址15;
[0014] (8)令计数器循环计数，当计数器的计数时间等于积分时间时，将累加器的计算结 果作为多通道相关处理结果输出，并将组最小计算单元中RAM的清零。
[0015] 所述的进行正交变换的方法是希尔伯特变换方法。
[0016] 所述的二进制加法器输出数据使用FPGA中的Binary Counter IP核实现。
[0017] 所述的累加器的计算结果通过FPGA连接的RS485接口输出。
[0018] 所述的积分时间远大于时钟周期。
[0019] 所述的宽度为RAM块的宽度为32bit。
[0020] 所述的计数器的宽度不小于4bit。
[0021] 所述的时钟周期对应的频率为60MHZ。
[0022] 本发明与现有技术相比的优点在于：
[0023] (1)本发明方法通过对相关数据使用FPGA二进制加法器进行lbit加法运算，与现 有技术相比，在简化了FPGA运算逻辑的同时，还减少了FPGA中逻辑资源的占用率；
[0024] (2)本发明方法与现有技术相比，通过对二进制加法器进行分组，减少了多通道相 关处理中需要的控制信号，简化了 FPGA的程序，在输入信号路数较多时，可明显提高FPGA的 处理效率；
[0025] (3)本发明方法通过为每个二进制加法器开辟RAM存储空间、并对RAM存储空间进 行轮询的手段，解决了现有技术中大位宽加法器所造成的资源占用率浪费问题；
[0026] (4)本发明方法与现有技术相比，通过在FPGA内使用RAM资源代替较为紧张的逻辑 资源，解决了多路信号输入时FPGA计算逻辑处理能力不足的问题，具有较好的适用价值。
【附图说明】
[0027]图1为本发明方法中数字相关器工作原理图；
[0028]图2为本发明一种改进的FPGA多通道相关处理实现方法流程图。
【具体实施方式】
[0029]如图1所示为数字相关器工作原理图，多个AD器件同时对多路中频信号采样后进 行数字滤波、IQ正交变换实现数字下变频，将数字下变频的结果进行lbit量化完成信号预 处理并送至复相关计算单元。复相关计算单元主要由乘法器和积分器组成，其中，乘法器完 成的是同或运算，积分器完成对量化电平在时间上的离散化和在高电平上的沿时间轴的累 加，每个正交信号分别与其他正交信号进行复相关处理，将复相关处理结果输出至上位机 即得到任意两个AD通道对应的复相关值。
[0030] 本发明针对现有技术的不足，提出一种改进的FPGA多通道相关处理实现方法，克 服了现有的相关处理实现方法的局限性，解决了 FPGA片上逻辑资源占用率和计算单元数量 之间的矛盾，与现有技术相比，本发明方法实现简单、可靠性高，为数字相关器的实际应用 打下关键基础，下面结合附图对本发明方法进行详细说明。如图2所示本发明方法包括如下 步骤：
[0031] (1)令微波辐射计天线阵接收到的信号经过正交模耦合器、光模块、接收机、模拟 滤波器、下变频至中频信号，即得到数字相关器的输入信号，令数字相关器的AD前端采集N 路中频输入信号，使用FPGA对AD前端采集到的N路数据分别使用希尔伯特变换方法进行正 交变换得到2N路数据，对得到的2N路数据进行lbit量化，进而得到2N路宽度为lbit的量化 数据，再对2N路宽度为lbit的量化数据中的任意两路数据进行同或(xnor)运算，得到 路宽度为lbit的同或结果数据。
[0032] (2)将步骤（1)得到的第i路同或结果数据分别作为第i个二进制加法器的输入数 据和进位，2，3…，得到(^#个宽度为4bit的加法器输出数据，其中，二进制 加法器使用FPGA中的Binary Counter IP核实现，输入数据位宽为lbit，进位位宽为lbit， 输出数据宽度为4bit。
[0033] (3)对C'g#个二进制加法器进行分组，每16个加法器作为一组，得到(:?.ν /16组加 法器，对每组中加法器进行编号，记为〇，1，2,3-15，然后为每组加法器开辟一个深度为 16bit、宽度为32bit的RAM±夬，共有Ζ16个RAM±夬，每个RAM块的初始值为零，第j组加法器 及其对应的第j个RAM块作为一个最小计算单元，j=1，当采集的中频数 据为Ν路时，最小计算单元个数为C|,v /16。
[0034] (4)设计一个不小于4bit的计数器，计数器每16个时钟周期的计数k由0加到15，k =0，1，2，3··· 15，计数器循环计数，将k分别作为1到个RAM块的读地址，第j个RAM块的地 址k存放的数据将在第k+Ι个时钟周期出现在RAM块的输出数据端口上，其中，地址15存放的 数据将在下轮循环中的第〇周期出现在RAM块的输出数据端口，地址k代表RAM块的k+Ι层。
[0035] (5)当步骤(4)中计数器的值为k时，分别对组最小计算单元中的第k-Ι个 二进制加法器输出进行访问，得到个第k-Ι个二进制加法器输出数据，将第j组最小 计算单元中二进制加法器输出数据记为DATA( j )，同时对1到c|#组最小计算单元中的被访 问的二进制加法器进行清零操作，其中，当计算器的值为0时，对上轮循环中<：1#组最小计 算单元中第15个二进制加法器输出进行访问，当计数器的值为1时，对上轮循环中C|#组 最小计算单元中第0个二进制加法器输出进行访问。
[0036] (6)设计个累加器，其中，第j个累加器的第一路输入为步骤(4)得到的第j个 RAM块的输出数据，第二路输入为步骤(5)中得到的第j个最小计算单元输出DATA(j)，其中， 累加器的第一路输入数据宽度为32bit，第二路输入数据宽度为4bit，输出数据宽度为 32bit〇
[0037] (7)步骤(4)中计数器的值为k时，令k为1到块的写地址，将DATA (j)写入 到第j个RAM块的地址k-2，其中，当计数器的值为0时，将上轮循环中DATA(j)写入到第j个 RAM块的地址14，当计数器的值为1时，将上轮循环中DATA(j)写入到第j个RAM块的地址15， RAM块的写数据宽度为32bit。
[0038] (8)令计数器循环计数，当积分时间到来时，将累加器的计算结果作为多通道相关 处理结果通过FPGA连接的RS485接口输出并将的存储内容清零，其中，积分时间 远大于时钟周期，时钟周期对应的频率为60MHZ。
[0039]本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。
【主权项】
1. 一种改进的基于FPGA的多通相关处理实现方法，其特征在于包括如下步骤： (1) 采集需要进行相关处理的N路信号后进行正交变换得到2N路数据，对得到的2N路数 据进行Ibit量化，进而得到2N路宽度为Ibit的量化数据，再对2N路宽度为Ibit的量化数据 中的任意两路数据进行同或运算，得到C^v路宽度为化it的同或结果数据； (2) 将第i路同或结果数据分别作为第i个二进制加法器的输入数据和进位，得到 个宽度为4bit的二进制加法器输出数据，其中，i=1, 2, (3) 对个二进制加法器进行分组得到组二进制加法器，然后对每组中二 进制加法器进行编号，记为0，l，2,3…15，为每组二进制加法器分别开辟一个深度为16bit 的RAM块，将第j组加法器及对应的第j个RAM块作为一个最小计算单元，其中，(4) 获取一个计数器并令计数器循环计数，将计数器的计数k分别作为仁^/16个RAM块 的读地址，控制C|y/16个RAM块的地址k存放的数据在第k+1个时钟周期分别出现在对应 RAM块的输出数据端口上，其中，计数器每个循环包括16个周期，计算器的计数k = 0，l，2， 3…15,地址15存放的数据在下轮循环中的第0周期出现在RAM块的输出数据端口，地址k代 表RAM块的k+1层； (5) 当计数器的计数为k时，读取第j组最小计算单元中的第k-1个二进制加法器的输出 数据，并记为DATA(j)，然后清零〔^^/16组最小计算单元中被读取的二进制加法器，其中， 当计算器的值为加寸，读取上轮循环中第j组最小计算单元中第15个二进制加法器的输出数 据，当计数器的值为1时，读取上轮循环中第j组最小计算单元中第0个二进制加法器输出数 据； (6) 设计C^v/：!6个累加器，将步骤(4)中第j组最小计算单元中RAM块的输出数据端口 上的输出数据、DATA(j)作为第j个累加器的输入，得到广个累加结果数据，其中，最小 计算单元中ram块的初始值为0; (7) 当计数器的计数为k时，将DATA(j)写入到第j组最小计算单元中RAM块的地址k-2， 其中，当计数器的的计数为0时，将上轮循环中DATA(j)写入到第j组最小计算单元中RAM块 的地址14,当计数器的值为1时，将上轮循环中DATA(j)写入到第j组最小计算单元中RAM块 的地址15; (8) 令计数器循环计数，当计数器的计数时间等于积分时间时，将累加器的计算结果作 为多通道相关处理结果输出，并将组最小计算单元中RAM的清零。2. 根据权利要求1所述的一种改进的基于FPGA的多通相关处理实现方法，其特征在于： 所述的进行正交变换的方法是希尔伯特变换方法。3. 根据权利要求1或2所述的一种改进的基于FPGA的多通相关处理实现方法，其特征在 于:所述的二进制加法器输出数据使用FPGA中的Bina巧Counter IP核实现。4. 根据权利要求3所述的一种改进的基于FPGA的多通相关处理实现方法，其特征在于： 所述的累加器的计算结果通过FPGA连接的RS485接口输出。5. 根据权利要求1或2所述的一种改进的基于FPGA的多通相关处理实现方法，其特征在 于:所述的积分时间远大于时钟周期。6. 根据权利要求1或2所述的一种改进的基于FPGA的多通相关处理实现方法，其特征在 于:所述的宽度为RAM块的宽度为32bit。7. 根据权利要求1或2所述的一种改进的基于FPGA的多通相关处理实现方法，其特征在 于:所述的计数器的宽度不小于4bit。8. 根据权利要求1或2所述的一种改进的基于FPGA的多通相关处理实现方法，其特征在 于:所述的时钟周期对应的频率为60MHZ。
【文档编号】G01S7/295GK106093884SQ201610377929
【公开日】2016年11月9日
【申请日】2016年5月31日
【发明人】马筱青, 陈文新, 刘洁, 冀军, 宋广南, 孙宝华, 李彬, 孙娟, 刘汝猛
【申请人】西安空间无线电技术研究所