专利名称：一种差分延时链时间数字转换器的制作方法
技术领域：
本发明涉及一种信息技术领域的时间间隔测量用电路结构，特别涉及一种差分延 时链时间数字转换器。
背景技术：
时间间隔测量是当代信息技术研究的一个热点，在各行各业都有广泛的应用。时 间间隔测量的仪器多种多样，包括超声波流量仪，高能物理和核物理测量仪，各种手持/机 载或固定的高精度激光测距仪，激光雷达、激光扫描仪、CDMA无线蜂窝系统，无线定位、超声 波密度仪，超声波厚度仪，涡轮增压器的转速测试仪，张力计，磁致伸缩传感器，飞行时间谱 仪等。时间间隔测量还应用于天文的时间间隔观测、频率和相位信号分析等高精度测试领 域。锁相环是很重要的一类反馈系统，在调制、解调、频率合成、载波同步、重定时等很 多方面具有广泛的应用。锁相环是将由振荡器产生的输出信号与一个输入参考信号在相位和频率上实现 同步的电路。在同步状态(通常称为锁定)时，振荡器的输出信号和输入参考信号之间的相 位差为0或者为某一个固定的常数。如果两者之间的相位差发生变化，锁相环中存在一个 反馈控制机制来调节振荡器的输出，使得相位差减小，并最终达到锁定状态。在锁相环中， 输出信号的相位实际上锁定到输入参考信号的相位上。锁相环的基本模块包括电压控制振荡器(VCO)、鉴相器(Phase Detector, PD)和 环路滤波器。电压控制振荡器能使输出振荡信号的频率随输入电压的变化而变化。鉴相器 将输出信号的相位和输入参考信号的相位进行比较，它的输出在一个有限的输入范围内正 比于两者之间的相位差。环路滤波器是一个低通滤波器，由它滤除交流成分，产生直流控制 电压调节振荡器的振荡频率，它可以是各种阶数的。对于全数字锁相环来说，参考时钟信号 相位和振荡器输出信号相位都要进行量化，量化后的结果是一个实数，包括整数部分和小 数部分。整数部分的量化比较容易实现，但小数部分的量化就显得要复杂一些。分数相位 的量化通常采用一种称为TDC的时间数字转换器来实现。时间数字转换器中通过引入一个 更小的时间基本单位，来达到量化时间间隔的目的。这个更小的时间单位的物理实现通常 是通过基本逻辑门来实现的。现在通常采用的方式是通过基本逻辑门的延时来实现，其相 应的时间精度即为该基本逻辑门单级的延时。但这种通过基本逻辑门单级的的延时来实现量化时间间隔不够精确。
发明内容
本发明需要解决的技术问题就在于克服现有技术的缺陷，提供一种差分延时链时 间数字转换器，本发明通过两个可配置的路径延时模块实现两条单位延时不等的基本逻辑 单元链来达到实现量化时间间隔的目的，其所能达到的时间间隔量化精度为这两个可配置 的路径延时模块的延时之差，时间间隔量化精度高。
为解决上述技术问题，本发明采用如下技术方案本发明一种差分延时链时间数字转换器，所述差分延时链时间数字转换器由多个 多路开关差分延时链单元级联构成，每个多路开关差分延时链单元由一个触发器和两个与 触发器相连接的可配置的路径延时模块构成。所述触发器至少包含一个数据输入端、一个时钟输入端和一个输出端；每个可配 置的路径延时模块包括一个输入端、一个输出端，其中一个可配置的路径延时模块的输入 端连接触发器的数据输入端，另一个可配置的路径延时模块端连接触发器的时钟输入端。 每个可配置的路径延时模块的输入端接前一级的对应可配置的路径延时模块的输出端。每个可配置的路径延时模块由一个反相器、两个或门和一个两输入多路开关构 成；第一个或门的一个输入端接第一配置控制信号端，另一个输入端接反相器输出端；第 二个或门的一个输入端用于接第二配置控制信号端，另一个输入端也接反相器输出端；第 一个或门的输出端接多路开关的选择控制端，第二个或门的输出端接多路开关的“1”输入 端，多路开关的“0”输入端固定接逻辑“0” ；第一配置控制信号和第二配置控制信号反相。两个可配置的路径延时模块的其中一个可配置的路径延时模块的第一配置控制 信号端接固定高电平，第二配置控制信号端接固定低电平；另一个可配置的路径延时模块 的的第一配置控制信号端接固定低电平，第二配置控制信号端接固定高电平。本发明通过两个可配置的路径延时模块实现两条单位延时不等的基本逻辑单元 链来达到实现量化时间间隔的目的，其所能达到的时间间隔量化精度为这两个可配置的路 径延时模块的延时之差，时间间隔量化精度高。
图1是本发明实施例提供的多路开关差分延时链单元电路原理图。图2是本发明实施例提供的可配置的路径延时模块电路原理图。图3是本发明实施例提供的可配置的路径延时模块第一配置控制信号端接逻辑 低电平的路径延时模型。图4是本发明实施例提供的可配置的路径延时模块第一配置控制信号端接逻辑 高电平的路径延时模型。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方 式作进一步地详细描述。本发明实施例提供的一种差分延时链时间数字转换器，差分延时链时间数字转换 器由多个多路开关差分延时链单元级联构成。如图1所示，为多路开关差分延时链单元电路原理图。所述多路开关差分延时链 单元由一个触发器和两个可配置的路径延时模块构成。其中触发器至少包含一个数据输入 端，一个时钟输入端和一个输出端。每个可配置的路径延时模块包括一个输入端、一个输出 端，其中一个可配置的路径延时模块的输入端连接触发器的数据输入端，另一个可配置的 路径延时模块端连接触发器的时钟输入端。两个可配置的路径延时模块结构相同。每个可 配置的路径延时模块的输入端接前一级的对应可配置的路径延时模块的输出。
图2给出了可配置的路径延时模块的电路图。每个可配置的路径延时模块包括一 个反相器、两个或门和一个两输入多路开关；第一个或门的一个输入端接第一配置控制信 号端，另一个输入端接反相器输出端；第二个或门的一个输入端接第二配置控制信号端，另 一个输入端也接反相器输出端；第一个或门的输出端接多路开关的选择控制端，第二个或 门的输出端接多路开关的“1”输入端，多路开关的“0”输入端固定接逻辑“0”;第一配置控 制信号和第二配置控制信号反相。两个可配置的路径延时模块的其中一个可配置的路径延时模块的第一配置控制 信号端接固定高电平，第二配置控制信号端接固定低电平；另一个可配置的路径延时模块 的第一配置控制信号端接固定低电平，第二配置控制信号端接固定高电平。如图1、图2所示，多路开关差分延时链单元中的每个可配置的路径延时模块中的 两个或门是相同的，但其后所驱动的却是多路开关不同的输入端。当将或门的第一配置控 制信号端固定接高电平，或第一配置控制信号端固定接低电平时，由于多路开关的选择控 制端到输出端的传输延时和数据输入端到输出端的传输延时是不同的，这两个接法的传输 路径是有差别的，从而导致延时上的差异，所得差分延时链的时间分辨率为这两个延时之 差。如图3所示是本发明可配置的路径延时模块第一配置控制信号端接逻辑低电平 的路径延时模型，图4所示是本发明可配置的路径延时模块第一配置控制信号端接逻辑高 电平的路径延时模型。本发明通过两条单位延时不等的基本逻辑单元链来实现量化时间间隔的目的，其 所能达到的时间量化精度为这两条延时链的单位门延时之差。本发明所述多路开关差分延 时链单元可用标准数字单元实现，可用于游标型时间数字转换器。以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和 原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种差分延时链时间数字转换器，其特征在于所述差分延时链时间数字转换器由 多个多路开关差分延时链单元级联构成，每个多路开关差分延时链单元由一个触发器和两 个与触发器相连接的可配置的路径延时模块构成。
2.如权利要求1所述的差分延时链时间数字转换器，其特征在于所述触发器至少包 含一个数据输入端、一个时钟输入端和一个输出端；每个可配置的路径延时模块包括一个 输入端、一个输出端；其中一个可配置的路径延时模块的输入端连接触发器的数据输入端， 另一个可配置的路径延时模块端连接触发器的时钟输入端；每个可配置的路径延时模块的 输入端接前一级的对应可配置的路径延时模块的输出端。
3.如权利要求2所述的差分延时链时间数字转换器，其特征在于每个可配置的路径 延时模块由一个反相器、两个或门和一个两输入多路开关构成；第一个或门的一个输入端 接第一配置控制信号端，另一个输入端接反相器输出端；第二个或门的一个输入端用于接 第二配置控制信号端，另一个输入端也接反相器输出端；第一个或门的输出端接多路开关 的选择控制端，第二个或门的输出端接多路开关的“1”输入端，多路开关的“0”输入端固定 接逻辑“0” ；第一配置控制信号和第二配置控制信号反相。
4.如权利要求3所述的差分延时链时间数字转换器，其特征在于两个可配置的路径 延时模块的其中一个可配置的路径延时模块的第一配置控制信号端接固定高电平，第二配 置控制信号端接固定低电平；另一个可配置的路径延时模块的的第一配置控制信号端接固 定低电平，第二配置控制信号端接固定高电平。
全文摘要
本发明公开了一种差分延时链时间数字转换器，所述差分延时链时间数字转换器由多个多路开关差分延时链单元级联构成，每个多路开关差分延时链单元由一个触发器和两个可配置的路径延时模块构成，所述触发器至少包含一个数据输入端、一个时钟输入端和一个输出端；每个可配置的路径延时模块包括一个输入端、一个输出端，每个可配置的路径延时模块的输入端接前一级的对应可配置的路径延时模块的输出端。本发明通过两条单位延时不等的基本逻辑单元链来实现量化时间间隔的目的，其所能达到的时间量化精度为这两条延时链的单位门延时之差。本发明所述多路开关差分延时链单元可用标准数字单元实现，可用于游标型时间数字转换器。
文档编号G04F10/00GK102109812SQ200910312118
公开日2011年6月29日 申请日期2009年12月23日 优先权日2009年12月23日
发明者唐立田, 张海英, 田欢欢 申请人:中国科学院微电子研究所