专利名称：具有用于镀敷芯片下方的垫的迹线的球栅阵列封装的制作方法
技术领域：
本发明涉及半导体装置及工艺，且更具体来说涉及组合小大小与高触点数目的球 栅阵列封装的衬底的结构及工艺。
背景技术：
在电子装置的流行球栅阵列(BGA)封装中，将半导体芯片组装于绝缘衬底的内表 面上，所述内表面具有用于互连迹线的金属层。到外部部件的连接由附接到所述衬底的外 表面上的焊料垫的焊料球提供。传统上，通过接合线将芯片安装于衬底上，所述接合线将芯片触点连接到迹线。可 在手持式无线电话中找到此线接合组装的实例。然而，最近，BGA封装已经历了到芯片到衬 底上的倒装芯片安装的转变。既定用于倒装操作的半导体芯片具有与金属凸块(例如金凸 柱或焊料球)一起制备的接触垫，以使得能够连接到衬底上的凸块垫。图1显示具有单个金属层的部分BGA封装的简化横截面以图解说明半导体芯片 101在绝缘衬底102上的典型倒装芯片组装。所述芯片具有带有由金或铜制成的金属凸块 103的触点；所述凸块将所述芯片触点连接到所述衬底上的接触垫103a。所述垫变窄成迹 线104且连接到通孔105，所述通孔部分地填充有金属105a ；所述通孔的剩余空间填充有提 供到外部部件的连接的焊料球106的焊料。每一导通孔的填充物金属105a被焊盘110封 盖。为应力解除，芯片101与衬底102之间的间隙可填充有经聚合的聚合物前驱物107。芯 片101及金属迹线104常常由囊封化合物108保护，所述囊封化合物还给所述BGA提供机 械强度，尤其是在绝缘衬底102由薄带制成时。典型BGA装置的小数目个焊料球106用于芯片的电力及接地连接；此少数焊料球 具有共用网指派且因此可以相对少的迹线104来满足。典型BGA装置的多数焊料球106专 用于芯片的信号输入/输出(I/O)端子；这些焊料球具有非共用网指派且因此需要大量的 个别迹线104。金属层102通常由薄铜箔片制成，其经图案化以形成迹线104以及用于凸块垫103 及焊盘110的区，经选择以成为凸块垫的部分必须被制备为接受芯片凸块。通常用镍将所 述凸块垫镀敷到便于凸块附接的厚度，之后沉积在冶金上适合于凸块附接的薄表面膜(例 如金)。另外，必须沉积导通孔中的金属105a。出于两个目的，最经济的沉积技术是电镀。 此方法需要路由迹线，其将凸块垫及导通孔连接到用于供应镀敷电流的镀敷条。用于附接焊料球的位点在典型BGA封装中形成具有规则间距的水平线及垂直行 阵列。图2中图解说明不具有囊封化合物的常规BGA装置(通常指定为200)的俯视图。在 图2中，将芯片201在衬底202的中心区域中倒装到衬底202上，其中芯片102的底侧面朝 上。衬底202的导电迹线204沿着芯片外围201a规则地间隔开，所述导电迹线通向所述芯 片下方以连接到相应凸块。迹线204首先用作凸块垫的电镀工艺中的镀敷迹线且稍后用作 芯片201上的电路的信号、电力及接地线。由于焊料球的大小及焊盘的大小是相对大的，因此焊盘210及导通孔沿着衬底202的外围区域排列。在图2中，焊盘阵列展示出三个线及三个行。每一焊盘210由迹线 204连接到芯片201的相应凸块且进一步由迹线203向外朝向电镀条220 (连接到电供应 220a)连接。在图2的实例中，所述BGA装置具有带有216个焊盘(延伸到导电导通孔及焊 料球中，参见图1)及216个迹线的衬底，从而满足芯片201的需要。多数焊盘210及迹线204用于芯片201的信号I/O ；这些焊盘及迹线具有非共用 网指派。小数目个焊盘210及迹线204用于芯片201的电力及接地端子且因此具有共用网 指派。可将共用网指派的电力/接地焊盘中的几者放置于芯片201下方。正在进行的市场趋势强烈推动着半导体装置中芯片信号I/O数目的增加；因此， 存在对BGA封装球的数目增加的需求以满足对非共用网指派不断增加的需求。同时，其它 正在进行的市场趋势要求缩减的封装大小及减小的封装成本。在当代的球栅阵列封装中，努力缩减封装大小已导致减小的中心到中心焊盘间 距。因此，可放置于邻近垫之间的路由迹线的数目极其有限。此限制使得难以向所述阵列 添加额外焊盘及将来自这些额外焊盘的路由迹线放置到镀敷条。此问题的一个解决方案是向衬底添加更多的金属层。然而，必须将这些层图案化 成迹线，且必须借助填充有金属的通孔(导通孔)互连各个层的迹线。一个额外金属层可 使衬底的成本增加多达30%。
发明内容
申请人:发明一种在不必添加昂贵金属层的情况下适应BGA衬底上数目不断增加 的I/O的问题的替代解决方案。本发明的实施例要求策略性地中断衬底边缘处的焊盘阵列 的周期性以放置通向衬底内部的额外镀敷迹线，从而连接放置于芯片下方的额外焊盘。可 通过消减二维阵列的经对准的线及行的数目来中断周期性。因此，芯片下方的额外焊盘变 得可用于附接信号(非共用网指派)I/O类型的焊料球。在消减阵列的线及行的数目且衬底中心的阵列位点可连接到镀敷条的情况下，将 衬底图案化成位于衬底中心的信号导通孔上方的焊盘及将每一焊盘连接到衬底边缘的信 号迹线。在镀敷工艺期间暴露衬底的在芯片下方的内部部分处的经连接焊盘下方的迹线 以及导通孔的部分，所述镀敷工艺在所述导通孔中及在所述迹线的暴露的部分上同时安置 可接合且可焊接金属的涂层。接着可使用经镀敷迹线部分作为用于将凸起芯片倒装到衬底 上的凸块位点，且可使用经镀敷通孔来形成导电导通孔且将焊料球附接到衬底。本发明的技术优势是现在可接近所组装芯片下方的位点以进行镀敷且因此其可 用作导电信号导通孔，在常规技术中所述位点可能因在不添加金属层的情况下缺乏用于镀 敷工艺的到衬底边缘的路由迹线及电连接而不用于非共用网指派。作为实例，在具有单个 金属层的衬底的12x12mm BGA封装中，常规技术仅提供216个可路由位点且因此仅提供216 个信号焊料球连接。根据本发明的一些实施例，可通过中断位点阵列从衬底边缘到衬底中 心的周期性来放置到芯片下方的位点的81个额外信号路由迹线。可在通孔中沉积厚金属 层以形成导电导通孔且在迹线窗口中沉积厚金属层以形成凸块垫。此外，在将凸起的半导 体芯片倒装组装于所述垫上之后，所述额外迹线可提供从芯片到附接到导电导通孔的焊料 球的信号连接，从而增加封装的信号端子的数目。
作为本发明的额外技术优势，所述方法是可按比例缩放的。举例来说，所述额外迹 线的间距可从25 μ m减小到15 μ m或10 μ m且甚至更小。此意味着可为未来的制作节点及 产品生产保持成本优势。
参照附图描述根据本发明原理的代表实例性实施例，图式中图1显示常规球栅阵列装置的一部分的示意性横截面，所述装置具有安装于单金 属层衬底上的倒装芯片，所述衬底具有位于外围衬底区域下方的焊料球。图2图解说明常规球栅阵列装置的示意性俯视图，所述装置具有倒装到衬底上的 芯片，所述衬底具有位于外围下方的焊料球。图3显示根据本发明实施例的球栅阵列装置的一部分的示意性横截面，芯片被倒 装到单金属层衬底上，所述单金属层衬底具有位于外围及中心衬底区域下方的焊料球。图4是球栅阵列封装的衬底部分的示意性俯视图，其图解说明将芯片区下方的比 常规路由可适应的更高数目的位点迹线连接到镀敷条的问题。图5是球栅阵列封装的衬底部分的示意性俯视图，其图解说明本发明的实施 例_中断位点阵列从衬底边缘朝向芯片下方的中心的周期性并将芯片区下方的所有位点 迹线连接到镀敷条。图6图解说明球栅阵列装置的示意性半透明俯视图，所述球栅阵列装置具有倒装 到衬底上的芯片，所述衬底具有位于外围及中心衬底区域下方的焊料球。图7是两个导通孔焊盘与连接迹线的示意性俯视图。图8图解说明图7中所示的导通孔及连接迹线的示意性横截面，其中芯片部分被 倒装连接到衬底。
具体实施例方式图3图解说明本发明的实施例。所述图显示球栅阵列(BGA)装置的一部分300， 其包含组装于衬底302上的半导体芯片301。所述图强调用于信号(非共用网指派)的连 接。芯片输入/输出(I/O)具有带有金属凸块303 (优选地为金或铜)的触点；所述凸块将 所述芯片触点连接到衬底上的接触垫303a。衬底302由薄片状绝缘材料制成，优选地由聚酰亚胺化合物(或替代地较厚且较 硬的聚合物)的带制成。薄片状衬底302具有第一表面302a及第二表面302b。所述衬底包 含所述芯片附接到其上的中心区域312a，所述中心区域被毗连衬底边缘的外围区域312b 环绕。衬底302具有位于第一表面302a上的金属箔片；所述金属箔片是经过图案化的。所 述经图案化箔片的部分包含接触垫303a。衬底302进一步具有从第一表面302a延伸到第二表面302b的通孔305。通孔305 填充有金属使得其成为导电导通孔。附接到填充有金属的导通孔的焊料球306提供到外部 部件的连接。在第一衬底表面302a上，每一导通孔的填充物金属封盖有由第一表面302a 上的金属箔片图案化而成的焊盘310。图3显示从信号焊盘303a延伸的金属迹线304的一 部分。为应力解除，芯片301与衬底302之间的间隙可填充有经聚合的聚合物前驱物307。 芯片301及金属迹线304可由囊封化合物308保护，所述囊封化合物还给所述BGA提供机械强度，尤其是在绝缘衬底302由薄带制成时。优选地，囊封物308是模制化合物。为更清晰地解释如图5中所示的本发明实施例，首先论述如图4中所图解说明的 预备步骤及其仍不充分的结果是有帮助的。所述预备步骤涉及尝试使用所组装芯片下方的 衬底区来放置用作额外信号(非共用网指派)1/0的焊盘、导电导通孔及焊料球。应指出， 以下解决方案说明集中于信号导通孔及信号迹线(因其快速增加的数目)；具有其共用网 指派表示的电力及接地导通孔以及迹线的处置仅为次要的。图4的俯视解说明通常指定为400的衬底的一部分，所述部分包含衬底边缘 401、镀敷条402及经布置使得其尝试满足芯片的I/O需要的焊盘/导通孔。图4进一步包含实例性金属迹线420，其将焊盘410及413连接到镀敷条402。设 计规则允许每一迹线420有某一宽度(在图4的实例中，优选地在约10 μ m与20 μ m宽之 间)及某一间距(在图4的实例中，优选地在15μπι与25μπι之间)。由衬底缩减强加的限 制仅允许邻近焊盘413之间的两个迹线到达镀敷条402。由于这些限制，不存在用于所有中 心阵列焊盘410的迹线连接到镀敷条302的足够空间。在图4的实例中，用粗线430环绕 不可能连接到镀敷条402的一群组焊盘410连同其受阻挡迹线421。图5中显示提供如何放置受阻挡迹线的解决方案的本发明一个实施例。图5的俯 视解说明通常指定为500的衬底的一部分，其类似于图4中所示的部分；所述部分包 含衬底边缘501、镀敷条502及芯片边缘的突出部503。将所述芯片下方的衬底区域(中心 区域)的范围指定为512a，且将外围衬底区域的范围指定为512b。中心区域中的金属焊盘 510占据(populate)水平线及垂直行的有规则间距的二维位点阵列的选定位点。将焊盘 510下方的导电导通孔指定为511且将其显示为虚线圆圈；导通孔511是所述芯片下方的 区中的信号导通孔。所述中心区域中的选定位点表示第一组信号焊盘/导通孔。如图5所示，区域512a中存在某些不具有焊盘/导通孔且因此被称作自由带的未 选阵列位点，其优选地布置成若干线及若干行。在图5中，将自由带指定为530。所述自由 带大体是从区域512a的中心向外定向。图5进一步显示散布于外围衬底区域的整个部分512b中的信号焊盘513。每一焊 盘513内侧的虚线圆圈514指示每一焊盘513下方的导电导通孔。环绕中心衬底区域的其 它外围衬底区域未显示于图5中但包含于图8中。所述外围区域中的金属焊盘513占据垂 直行及水平线的有规则间距的二维位点阵列的选定位点(所述行的一部分显示于图5中； 所述线包含于图8中)。所述外围区域中的选定位点表示第二组信号焊盘/导通孔。所述外围区域中存在某些不具有焊盘/导通孔且因此被称作自由带的未选阵列 位点，其优选地布置成若干线及若干行。图5中显示所述自由带中的一者，将其指定为531。 所述自由带大体是从外围向内定向；优选地，自由带531与自由带530大致对准以实现迹线 的大约线性布局。图5进一步包含实例性金属迹线520，其将焊盘510及513连接到镀敷条502。特 定来说，图5显示安置于自由带531及经对准的自由带530中的多个521信号迹线。为最大 化经通道化以穿过自由带的迹线的数目，优选地以设计规则所允许的最小间距来平行地放 置所述迹线。这些设计规则允许每一迹线520有某一宽度(在图5的实例中，优选地在约 10 μ m与20 μ m宽之间)及某一间距(在图5的实例中，优选地在15 μ m与25 μ m之间)。由于多个521中的信号迹线经通道化以基本上彼此平行(以在15 μ m与25 μ m之间的实例性间距)，可在自由带531及503中放置显著数目个迹线(在图5的实例中，为9 个迹线)。因此，多个521的迹线多到足以提供环绕自由带530的对应数目个焊盘510到镀 敷条502的连接。尽管为形成自由带而必须使相对小数目的阵列位点不被焊盘/导通孔占据，但以 下益处超过此损失在自由带中放置大量额外迹线且因此提供到镀敷条的连接，以便在导 通孔中及迹线上镀敷金属以在所组装芯片下方形成额外信号焊盘/导通孔。作为实例，在 图5中，为以给定迹线宽度及迹线间距来通道化九个迹线，必须保留六个阵列位点不被占 据。显然，如果放宽所需间距，那么可放置更多迹线。或者，有时可专门化自由带的大小及 形状；作为实例，指定为532的位点可保持被占据使得仅五个位点需要变为不被占据。在许多BGA封装衬底中，不被占据的阵列位点的选择相对于所组装芯片是对称 的，如图6的实例中所示。使用不被占据的线及行将额外路由迹线通道化到镀敷条，上文所 引用的12x12mm BGA封装可将信号导通孔/焊料球的数目从220增加到290或甚至300。 通过使用更窄迹线，可将更高数目个迹线通道化于自由带中且因此可实现甚至更高数目个 信号导通孔/焊料球。图6的俯视图中显示根据本发明实施例的BGA封装(无囊封化合物)。通常指定 为600的BGA封装具有水平线及垂直行的有规则间距的二维位点阵列。将绘制为透明以显 示下方衬底的芯片601在衬底602的中心区域中倒装到所述衬底上。衬底602的一些导电 迹线604沿着芯片外围601a规则地间隔开，所述导电迹线通向所述芯片下方以连接到相应 凸块；迹线604用作芯片601上的电路的信号、电力及接地线。穿过所述衬底的导电导通孔的一些焊盘610沿着衬底602的外围区域排列。在 图6中，焊盘阵列占据成若干线及若干行的选定位点。每一焊盘610由迹线604连接到芯 片601的相应凸块，且进一步由迹线603向外朝向用于电镀目的的电镀条620连接，如供应 220a处的电位V所指示。多数焊盘610及迹线604用于芯片601的信号I/O ；这些焊盘及 迹线具有非共用网指派。小数目个焊盘610及迹线604用于芯片601的电力及接地端子且 因此具有共用网指派。图6进一步显示在自由带中安置为多个614的若干迹线613，其中所述自由带包含 未被选择用于焊盘的位点。迹线613连接到镀敷条620且进一步连接到中心衬底区域中的 所组装芯片下方的焊盘611 ；焊盘611用于芯片601的信号I/O。焊盘611布置成若干线及 若干行的二维阵列且在导电导通孔上方安置到焊料本体。如较早所陈述，将迹线连接到镀敷条的益处是在通孔中及既定变成凸块垫的迹线 部分上沉积金属涂层的能力。图7以俯视图描绘通孔702(描绘为虚线圆圈)上方的一对 金属焊盘701。迹线703将每一焊盘连接到镀敷条。迹线宽度704可在约ΙΟμπι与20μπι 之间，且邻近迹线之间中心到中心的间距705在约15μπι与25μπι之间；工业趋势是两个范 围均减小。衬底的表面(包含迹线及焊盘)由绝缘层(所谓的焊料掩模，在图7中假定为 透明)覆盖。在镀敷操作期间，将金属涂层沉积到暴露于通孔内的焊盘上，从而用金属至少 部分地填充所述通孔以变成导电导通孔。元件706指示在焊料掩模中开辟以进行镀敷操作的窗口(约300μπι长)。由所述 窗口暴露的迹线部分707准许在镀敷操作期间沉积金属涂层，使得暴露的迹线部分变得适 合于附接附加到将要组装到所述暴露的迹线部分的某一位置708上的芯片的接触凸块(约10 μ m 到20 μ m 直径)。图8以横截面图描绘图7的垫及迹线配置。薄片状衬底801 (由例如聚酰亚胺等 绝缘材料制成且在从约50 μ m到300 μ m的厚度范围中)在其表面801a上具有图案化成位 于通孔802及迹线803b上方的焊盘803a的金属箔片(优选地为铜且在从约6 μ m到18 μ m 的厚度范围中)。迹线803b将焊盘803a连接到镀敷条810。绝缘焊料掩模804遮蔽除了 窗口 805以外的迹线803b。镀敷工艺(优选地为电镀)将金属添加到窗口 802及805中，优选地多达焊料掩 模的厚度。在优选实施例中，在铜上沉积约1 μ m厚度的镍涂层，且接着在镍上沉积约2到 3 μ m厚的金涂层。图8描绘窗口 805中的涂层807。所述镀敷工艺进一步在暴露于通孔802 中的铜箔片上添加金属涂层809。在回流工艺中，焊料(优选地包含锡)易于使涂层809的 金表面上变湿且因此填充通孔809的剩余部分，借此将其变换成导电导通孔。焊料本体830 提供到外部部件的连接。图8显示具有触点821及金属凸块822的半导体芯片820。为组装于衬底上，凸块 822优选地由容易附接到涂层807的金表面的金或铜制成。因此在芯片触点821、焊料本体 830与外部部件之间建立用于信号的电路径。在图8中，所述电路径由箭头840指示。本发明的另一实施例是一种用于在衬底上制作电子装置(尤其是球栅阵列类型 且包含半导体芯片的装置)的方法。所述半导体芯片具有触点及所述触点上的金属凸块。 作为凸块金属的优选选择是金或铜。绝缘衬底可以是(举例来说)约50μπι到300μπι厚 的聚酰亚胺带。所述衬底具有第一及第二表面、外围及由外围区域环绕的中心区域。在下一工艺步骤中，通过例如激光钻孔、机械钻孔或蚀刻等技术在所述衬底中开 辟通孔，从而使所述通孔从第一表面延伸到第二表面。一群组通孔占据来自若干线及若干 行的有规则间距的二维阵列的一群组选定位点。第一多个选定位点散布于整个中心衬底区 域中，且第二多个选定位点散布于整个外围衬底区域中。所述阵列存在未选位点，其优选地从外围到中心区域布置成若干线及若干行，从 而在所述衬底的第一表面上界定若干自由带。尽管对于许多BGA装置来说外围衬底区域中 的未选位点可关于经对准的线及行而与中心衬底区域中的未选位点对准是优选的，但此条 件并非必需。在下一步骤中，通过层压工艺(举例来说)在第一表面上沉积金属箔片。所述箔 片可由铜或铜合金制成并在从约6μπι到18 μ m的厚度范围中且覆盖所述通孔。通过在所 述金属箔片上铺设光致抗蚀剂图案从而保护所述箔片的一部分同时通过蚀刻移除暴露的 金属部分来图案化所述箔片；此后，移除所述光致抗蚀剂。如此形成的图案是金属焊盘与迹 线的经互连网络。优选地，所述迹线具有在约10 μ m与20 μ m之间的宽度，且在所述迹线平 行伸展的地方，其维持在约15 μ m与25 μ m之间的从中心到中心的间距。所述迹线的宽度 及间距仅为实例。随着工业的趋势，今后其无疑将会变得更小。金属网络经设计使得所述焊盘位于所述通孔上方且由所述迹线连接到衬底外围 以实现到镀敷条的连接。特定来说，图案化所述迹线以便将多个迹线通道化于自由带中。优 选地，如果需要将最大数目个迹线通道化于自由带中，那么所述迹线在自由带中大致平行 伸展。接下来，在所述衬底上方安置称为焊料掩模的绝缘掩模。接着在掩模中开辟位于中心衬底区域中的窗口且其经定位以暴露所述迹线的匹配芯片触点位置的部分。使用金 属沉积工艺(优选地为电镀技术)，在暴露于焊料掩模窗口中的迹线部分上沉积可接合且 可焊接金属的涂层，还在暴露于所述通孔内侧的金属箔片上沉积可接合且可焊接金属的涂 层。通过此沉积步骤，暴露的迹线部分经制备以变成凸块垫，且所述通孔经变换以变成导电 导通孔。在优选沉积工艺中，首先在铜箔片上镀敷约Iym厚度的镍涂层，且接着在镍涂层 上镀敷约2 μ m到3 μ m厚的金涂层。在任选步骤中，在执行镍镀敷之前，可首先在暴露的铜金属箔片上沉积在10 μ m 到20 μ m的优选厚度范围中的铜涂层。此铜涂层给焊盘及迹线且在通孔中添加少许强度及 刚度。在下一工艺步骤中，通过将芯片凸块附接到凸块垫而将半导体芯片组装于衬底 上。优选地，此附接步骤涉及金到金相互扩散。作为芯片附接的结果，将所述芯片定位于中 心衬底区域中的导通孔上的焊盘上方，从而提供使用芯片区下方的这些导通孔作为非共用 网指派中的信号连接的机会。在下一工艺步骤中，在第二衬底表面上使焊料本体回流到导通孔中且用金属完全 填充所述导通孔，从而在所述导通孔外侧留下相当大量的焊料材料以用于连接到外部部 件。在组装芯片的步骤之后，可执行任选工艺步骤以增强BGA装置的可靠性。在此步 骤中，用聚合物前驱物化合物填充所组装芯片与绝缘体掩模之间的任何空间；常常将此化 合物称为底填充材料，这是因为所述前驱物是通过毛细管力拉动到芯片与绝缘体掩模之间 的空间中的。在底填充步骤之后，允许所述前驱物在高温下聚合。在底填充步骤之后，另一任选工艺步骤是用保护性聚合物化合物囊封衬底表面， 包含绝缘体掩模及所组装芯片。优选方法是使用基于环氧树脂的填充物增强的化合物的模 制技术。此步骤之后是在高温下使所述化合物聚合(硬化)。本发明适用于倒装芯片BGA型封装中的任一类型的半导体芯片、离散或集成电 路。半导体芯片的材料可包括硅、硅锗、砷化镓或用于集成电路制造中的任一其它半导体或 化合物材料。本发明适用于中心区域中及外围区域中的二维位点阵列具有不同间距的BGA衬 底。那些衬底可包含在外围与中心区域之间偏移的未选阵列位点。本发明适用于衬底具有一个或一个以上金属层且因此具有多于一个迹线层级的 BGA装置。本发明所涉及领域的技术人员将了解，所主张的本发明内可能有许多其它变化形 式及实施例。
权利要求
一种电子装置，其包括半导体芯片，其具有位于芯片触点上的金属凸块；绝缘衬底，其具有由外围区域环绕的中心区域，所述衬底具有第一表面及第二表面、边缘以及位于所述第一表面上的经图案化金属箔片；所述衬底进一步包含从所述第一表面延伸到所述第二表面的导电导通孔，所述导通孔占据第一群组选定位点及第二群组选定位点；第一组选定位点位于所述中心区域中且形成第一间距的并具有位于阵列位点处的导通孔的第一二维阵列；第二组选定位点位于所述外围区域中且形成第二间距的并具有位于阵列位点处的导通孔的第二二维阵列；自由带，其位于所述第一阵列中及所述第二阵列中，每一自由带由无导通孔的邻近阵列位点群集界定；金属箔片图案包含安置于所述导通孔上方的焊盘；及将焊盘连接到所述衬底边缘的迹线；安置于所述自由带中的多个迹线；迹线垫，其位于所述第一表面上且匹配所述芯片触点；且所述半导体芯片附接到所述中心衬底区域，所述金属凸块接触所述迹线垫。
2.根据权利要求1所述的装置，其进一步包含位于所述第二衬底表面上的焊料本体， 所述焊料本体附接到所述导电导通孔。
3.根据权利要求1所述的装置，其中所述自由带是平行于位于其中的所述迹线定向的。
4.根据权利要求1所述的装置，其中外围衬底区域中的自由带与所述中心区域中的自 由带对准。
5.根据权利要求1所述的装置，其中所述迹线连接到电镀条。
6.根据权利要求1所述的装置，其中除了所述导通孔中的导电金属以外，所述衬底在 所述第一表面与所述第二表面之间无导电金属。
7.一种用于制作电子装置的方法，其包括以下步骤在衬底中开辟通孔，所述通孔从第一表面延伸到第二表面；将所述通孔定位于在所述第一表面的中心区域处形成第一间距的第一二维阵列及在 所述第一表面的外围区域处形成第二间距的第二二维阵列的选定位点处；在所述第一阵列及所述第二阵列中形成自由带，每一自由带由无通孔的阵列位点群集 界定；在所述第一表面上沉积金属箔片；图案化所述金属箔片并在所述通孔上方形成焊盘及将焊盘连接到所述衬底的边界的 迹线；将迹线平行地安置于所述自由带中； 安置绝缘体掩模；在所述掩模中开辟位于所述中心区域中及所述迹线的若干部分上的窗口 ； 在暴露的迹线部分上以及所述通孔中沉积可接合且可焊接金属的涂层； 将芯片附接到所述衬底；及在所述第二衬底表面上将焊料本体附接到导通孔，从而填充所述导通孔。
8.根据权利要求7所述的方法，其进一步包含用聚合物前驱物化合物填充所组装的芯 片与所述绝缘体掩模之间的空间。
9.根据权利要求7所述的方法，其进一步包含用保护性聚合物化合物囊封包含所述绝 缘体掩模及所述所组装的芯片的所述衬底表面，并硬化所述化合物。
10.根据权利要求7所述的方法，其中绝缘衬底是由聚合物化合物制成的在从约50μ m 到300 μ m的厚度范围中的带。
11.根据权利要求7所述的方法，其中所述金属箔片由铜制成且具有在从约6μπι到 18 μ m的范围中的厚度。
12.根据权利要求7所述的方法，其中所述迹线具有在约10μ m与20 μ m之间的宽度。
13.根据权利要求7所述的方法，其中通过电镀来执行所述沉积金属的步骤。
14.根据权利要求7所述的方法，其进一步包含在所述图案化所述金属箔片的步骤之 后沉积金属以在所述焊盘及迹线上以及所述通孔中添加一层的步骤。
15.根据权利要求14所述的方法，其中通过电镀来执行所述沉积金属的步骤。
全文摘要
本发明涉及一种具有单金属层式衬底的半导体倒装芯片球栅阵列封装(600)。当可路由二维阵列的位点(611)以进行金属镀敷(620)时，所述位点变得可用于将信号(非共用网指派)I/O类型的焊料球附接到芯片区(601)下方的所述衬底。通过中断所述位点阵列从所述衬底的边缘(602)朝向所述芯片下方的中心的周期性来开辟出用以放置最大数目个(614)信号路由迹线的空间。优选地通过消减所述二维阵列的完全经对准的线及行的数目来中断所述周期性。
文档编号G05F1/00GK101911291SQ200880123744
公开日2010年12月8日 申请日期2008年10月30日 优先权日2007年11月1日
发明者凯文·莱恩, 彼得·R·哈珀, 戴维·G·旺托尔, 肯尼思·R·赖内尔 申请人:德州仪器公司