专利名称：缓冲器控制电路和包括所述缓冲器控制电路的集成电路的制作方法
技术领域：
本发明的示例性实施例涉及一种缓冲器控制电路，且更具体而言涉及一种用于控制缓冲器以准确地识别输入信号的逻辑电平的技术。
背景技术：
随着各种集成电路的数据传输速度迅速地增加，高速且高质量的缓冲器是有用 的。特别地，正在开发能够正确地接收因符号间干扰或串扰而失真的信号的缓冲器。图I是现有的缓冲器电路的配置图。参见图1，缓冲器电路包括电流供应单元110、放大器型缓冲器120以及反相器型缓冲器130。电流供应单元110供应由放大器型缓冲器120使用的电流。可利用本技术领域熟知的电流源来配置电流供应单元110。放大器型缓冲器120被配置成差动放大器。放大器型缓冲器120比较输入信号VIN与参考电位VREF且根据比较结果驱动输出端子VI。如果输入信号VIN的电平高于参考电位VREF，则将输出端子Vl驱动至高电平，而如果输入信号VIN的电平低于参考电位VREF，则将输出端子Vl驱动至低电平。反相器型缓冲器130接收并输出来自放大器型缓冲器120的输出端子Vl的信号。反相器型缓冲器130是由诸如反相器、与非门、或非门等逻辑门构成的缓冲器，反相器型缓冲器130位于缓冲器电路中放大器型缓冲器120的后端。图中示出反相器型缓冲器130包括两个反相器。图2和图3是示出输出端子Vl和输出端子V2在理想情况下和非理想情况下的电压电平的图。参见图2，输出端子Vl的信号与输出端子V2的信号的交点与参考电位VREF相同。在此情况下，当输入信号VIN与参考电位VREF相同时，由于输出端子Vl的信号和输出端子V2的信号处于参考电位VREF，因此可准确地识别输入信号VIN的逻辑值。参见图3，输出端子Vl的信号与输出端子V2的信号的交点不为参考电位VREF。这是因为反相器的逻辑阈值不同于参考电位VREF这一事实而产生的。此现象的明显程度会根据包括缓冲器电路的集成芯片的PVT变化而变化。在图3所示的输出端子Vl的信号与输出端子V2的信号的交点不为参考电位VREF的情况下，当输入信号VIN具有高电平时，可能将输入信号VIN错误地识别为芯片内的低电平，而当输入信号VIN具有低电平时，可能将输入信号VIN错误地识别为高电平。特别地，在输入信号VIN是诸如时钟的周期波的情况下，周期波的占空比(duty)可能失真。
发明内容
本发明的一个实施例允许缓冲器电路准确地检测输入信号的逻辑电平。根据本发明的一个实施例，一种缓冲器控制电路可以包括电流供应单元，所述电流供应单元被配置成供应电流且响应于码而调整所述电流；第一缓冲器，所述第一缓冲器被配置成接收所述电流并且输出通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较所获得的值；第二缓冲器，所述第二缓冲器被配置成缓冲第一缓冲器的输出；以及码发生单元，所述码发生单元被配置成响应于第二缓冲器的输出而产生所述码。根据本发明的另一个实施例，一种缓冲器控制电路可以包括第一缓冲器，所述第一缓冲器被配置成输出通过将在一个输入节点处接收到的参考电位与在另一个输入节点
处接收到的参考电位进行比较所获得的值；电流吸收单元，所述电流吸收单元被配置成吸收电流且响应于码而调整所述电流；第二缓冲器，所述第二缓冲器被配置成缓冲第一缓冲器的输出；以及码发生单元，所述码发生单元被配置成响应于第二缓冲器的输出而产生所述码。根据本发明的另一个实施例，一种缓冲器控制电路可以包括电流供应单元，所述电流供应单元被配置成供应供电电流且响应于第一码而调整所述供电电流；第一放大缓冲器，所述第一放大缓冲器被配置成接收供电电流且通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较而驱动输出节点；第二放大缓冲器，所述第二放大缓冲器被配置成通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较而驱动输出节点；电流吸收单元，所述电流吸收单元被配置成吸收吸收电流且响应于第二码而调整吸收电流；附加缓冲器，所述附加缓冲器被配置成缓冲从输出节点输出的信号；以及码发生单元，所述码发生单元被配置成响应于附加缓冲器的输出而产生所述第一码和所述第二码。根据本发明的另一个实施例，一种集成电路可以包括复制电流供应单元，所述复制电流供应单元被配置成供应电流且响应于码而调整电流；复制放大缓冲器，所述复制放大缓冲器被配置成接收从复制电流供应单元供应的电流且输出通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较所获得的值；附加缓冲器，所述附加缓冲器被配置成缓冲复制放大缓冲器的输出；码发生单元，所述码发生单元被配置成响应于附加缓冲器的输出而产生所述码；至少一个输入焊盘；至少一个电流供应单元，所述至少一个电流供应单元被配置成响应于所述码而供应电流；以及至少一个放大缓冲器，所述至少一个放大缓冲器被配置成接收从电流供应单元供应的电流并将输入至所述至少一个输入焊盘的信号与参考电位进行比较。根据本发明的又一个实施例，一种集成电路可以包括复制放大缓冲器，所述复制放大缓冲器被配置成将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较；复制电流吸收单元，所述复制电流吸收单元被配置成吸收电流且响应于码而调整所述电流；附加缓冲器，所述附加缓冲器被配置成缓冲复制放大缓冲器的输出；码发生单元，所述码发生单元被配置成响应于附加缓冲器的输出而产生所述码；至少一个输入焊盘；至少一个电流供应单元，所述码发生单元被配置成响应于所述码而供应电流；以及至少一个放大缓冲器，所述至少一个放大缓冲器被配置成接收从电流供应单元供应的电流并将输入至所述至少一个输入焊盘的信号与参考电位进行比较。根据本发明的又一个实施例，一种集成电路可以包括复制电流供应单元，所述复制电流供应单元被配置成供应供电电流且响应于第一码而调整所述供电电流；第一复制放大缓冲器，所述第一复制放大缓冲器被配置成接收从复制电流供应单元供应的供电电流且通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较而驱动输出节点；第二复制放大缓冲器，所述第二复制放大缓冲器被配置成通过将在一个输入节点处接收到的参考电位与在另一个输入节点处接收到的参考电位进行比较而驱动输出节点；复制电流吸收单元，所述复制电流吸收单元被配置成吸收吸收电流且响应于第二码而调整吸收电流；复制附加缓冲器，所述复制附加缓冲器被配置成缓冲从输出节点输出的信号；码发生单元，所述码发生单元被配置成响应于复制附加缓冲器的输出而产生所述第一码和所述第二码；至少一个输入焊盘；至少一个电流供应单元，所述至少一个电流供应单元被配置成响应于所述第一码供应电流；至少一个第一放大缓冲器，所述至少一个第一放大缓冲器被配置成接收从所述至少一个电流供应单元供应的电流且通过将输入至所述至少一个输入焊盘的信号与参考电位进行比较而驱动输出节点；至少一个第二 放大缓冲器，所述至少一个第二放大缓冲器被配置成通过将输入至所述至少一个输入焊盘的信号与参考电位进行比较而驱动所述输出节点；以及至少一个电流吸收单元，所述至少一个电流吸收单元被配置成响应于所述第二码而从所述至少一个第二放大缓冲器吸收电流。
图I是现有的缓冲器电路的配置图。图2和图3是示出输出端子在理想情况下和非理想情况下的电压电平的图。图4是根据本发明的一个实施例的缓冲器控制电路的配置图。图5是图4中所示的电流供应单元的一个示例性实施例的配置图。图6是图4中所示的码发生单元的一个示例性实施例的配置图。图7是示出图6中所示的码发生单元的操作的流程图。图8是包括图4中所示的缓冲器控制电路的集成电路的一个示例性实施例的配置图。图9是根据本发明的另一个实施例的缓冲器控制电路的配置图。图10是图9中所示的电流吸收单元的一个示例性实施例的配置图。图11是图9中所示的码发生单元的一个示例性实施例的配置图。图12是示出图11中所示的码发生单元的操作的流程图。图13是包括图9中所示的缓冲器控制电路的集成电路的一个示例性实施例的配置图。图14是根据本发明的一个实施例的缓冲器控制电路的配置图。图15是图14中所示的码发生单元的一个示例性实施例的配置图。图16是示出图15中所示的码发生单元的操作的流程图。图17是包括图14中所示的缓冲器控制电路的集成电路的一个示例性实施例的配置图。
具体实施例方式下文将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实现且不应被解释为限于本文中所述的实施例。确切地说，提供这些实施例以使得本说明书将清楚且完整，且将向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相似的部分。图4是根据本发明的一个实施例的缓冲器控制电路的配置图。参见图4，缓冲器控制电路包括电流供应单元410、放大器型缓冲器420、反相器型缓冲器430以及码发生单元440。
电流供应单元410被配置成将根据码C0DE〈0: N〉而决定的电流量供应给放大器型缓冲器420。在此，电流供应单元410响应于码C0DE〈0:N>的值来调整供应给放大器型缓冲器的电流。放大器型缓冲器420被配置成通过使用从电流供应单元410供应的电流而操作，且将通过将在一个输入端处接收的参考电位VREF与在另一输入端处接收的参考电位VREF进行比较所获得的值输出至输出端子VI。在图4中，根据一个实例，示出放大器型缓冲器420为P型差动放大器，所述P型差动放大器使用一对PMOS晶体管421和422来接收输入信号(即，参考电位VREF)。参考电位VREF被用作用于区分逻辑高电平和逻辑低电平的基准。一般而言，1/2 *电源电压VDD被用作参考电位VREF。反相器型缓冲器430被配置成接收并输出从放大器型缓冲器420的输出端子Vl输出的信号。反相器型缓冲器430是由诸如反相器、与非门、或非门等逻辑门构成的缓冲器，所述反相器型缓冲器430位于缓冲器电路中的放大器型缓冲器420的后端。在图中示出反相器型缓冲器430包括两个反相器。码发生单元440被配置成响应于从反相器型缓冲器430的输出端子V3输出的信号而产生码C0DE〈0:N>。当从反相器型缓冲器430的输出端子V3输出的信号被识别为逻辑高电平时，码发生单元440对码C0DE〈0:N>进行控制以减小由电流供应单元410供应的电流量，而当从反相器型缓冲器430的输出端子V3输出的信号被识别为逻辑低电平时，码发生单元440对C0DE〈0:N>进行控制以增加由电流供应单元410供应的电流量。在此，由于将相同电压(例示为参考电位VREF)施加至放大器型缓冲器420的差动输入端子，因此如果从反相器型缓冲器430的输出端子V3输出的信号被识别为逻辑高电平，则确定集成电路将信号的逻辑电平识别为高于基准，且因此，供应至放大器型缓冲器420的电流量减少且从放大器型缓冲器40的输出端子Vl输出的信号的电压电平降低。此外，如果从反相器型缓冲器430的输出端子V3输出的信号被识别为逻辑低电平，则确定集成电路将信号的逻辑电平识别为低于基准，且供应至放大器型缓冲器420的电流量增加且从放大器型缓冲器420的输出端子Vl输出的信号的电压电平提高。由缓冲器控制电路产生的码C0DE〈0:N>被传送至设置在包括所述缓冲器控制电路的集成电路中的多个缓冲器电路(未示出)，使得所述多个缓冲器电路可通过使用码C0DE〈0: N〉准确地识别输入信号的逻辑值。也就是说，在本发明的本实施例中，在将相同参考电位VREF施加至放大器型缓冲器420的差动输入端子的情况下，根据反相器型缓冲器430的输出来控制供应给放大器型缓冲器420的电流量，由此包括缓冲器控制电路的集成电路可准确地识别输入信号的逻辑值。图5为图4中所示的电流供应单元410的一个示例性实施例的配置图。参见图5，电流供应单元410包括接收偏置电压VPBIAS的PMOS晶体管511至514以及由码C0DE〈0:N>来接通和断开的PMOS晶体管521至524。关于电流供应单元410的操作，由于PMOS晶体管521至524中的一些PMOS晶体管被码C0DE〈0:N>接通而PMOS晶体管521至524中的其余PMOS晶体管被码C0DE〈0:N>断开，因此由电流供应单元410供应的电流量根据码C0DE〈0:N>的值而改变。具体地，电流量在码C0DE〈0:N>的值变得较大(接近111. . . I)时减少而在码C0DE〈0:N>的值变得较小(接近000. . . 0)时增加。选择PMOS晶体管521至524的尺寸以具有二进制权重。
图6是图4中所示的码发生单元440的一个示例性实施例的配置图。参见图6，码发生单元440包括递增/递减计数器610以及转变检测部620。递增/递减计数器610被配置成响应于从反相器型缓冲器430的输出端子V3输出的信号而增加/减小码C0DE〈0:N>的值。如果信号具有高电平，则递增/递减计数器610增加码C0DE〈0:N>的值，而如果信号具有低电平，则递增/递减计数器610减小码C0DE〈0:N>的值。如果停止信号STOP被激活，则递增/递减计数器610停止操作且将码C0DE〈0:N>的值锁定为(例如)在激活时储存在递增/递减计数器610中的值。转变检测部620被配置成在从反相器型缓冲器430的输出端子V3输出的信号的逻辑电平转变时将停止信号STOP激活。换言之，如果从输出端子V3输出的信号从逻辑高电平转变为逻辑低电平或从逻辑低电平转变为逻辑高电平，则转变检测部620将停止信号STOP激活。如果从输出端子V3输出的信号在码发生单元440的操作开始之后转变，则锁定从递增/递减计数器610输出的码C0DE〈0:N>，这是因为当施加参考电位VREF作为输入时，锁定码C0DE〈0 :N>指示的是处在从输出端子V3输出的信号的逻辑高电平与逻辑低电平之间的电流供应单元410的阈值供电电流。可以使用锁定的码C0DE〈0:N>而不需要进一步调整由电流供应单元410供应的电流。图7是示出图6中所示的码发生单元440的操作的流程图。如果码发生单元440的操作开始，则在步骤S710辨别从反相器型缓冲器430的输出端子V3输出的信号的逻辑值。如果在步骤S710中辨别的从输出端子V3输出的信号的逻辑值具有逻辑高电平，则在步骤S720控制C0DE〈0:N>的值，使得由电流供应单元410供应的电流量减少。换言之，增加码C0DE〈0:N>的值。在步骤S730确定从输出端子V3输出的信号的逻辑值是否转变为逻辑低电平。在从输出端子V3输出的信号的逻辑值仍具有逻辑高电平的情况下，重复步骤S720。在从输出端子V3输出的信号的逻辑值转变为逻辑低电平的情况下，在步骤S740锁定码C0DE〈0:N>的值且停止码发生单元440的操作。如果在步骤S710辨别的从输出端子V3输出的信号的逻辑值具有逻辑低电平，则在步骤S750控制C0DE〈0:N>的值，以便增加由电流供应单元410供应的电流量。换言之，减小码C0DE〈0:N>的值。在步骤S760确定从输出端子V3输出的信号的逻辑值是否转变为逻辑高电平。在从输出端子V3输出的信号的逻辑值仍具有逻辑低电平的情况下，重复步骤S750。在从输出端子V3输出的信号的逻辑值转变为逻辑高电平的情况下，在步骤S740锁定码C0DE〈0:N>的值且停止码发生单元440的操作。步骤S710、S720及S750可以由递增/递减计数器610执行，且步骤S730、S740及S760可以由转变检测部620执行。图8是包括图4中所示的缓冲器控制电路的集成电路的一个示例性实施例的配置图。为了区别缓冲器控制电路的 内部配置和用于接收输入焊盘的信号的配置，将词语“复制”附加到缓冲器控制电路的部件名称上。参见图8,集成电路包括复制电流供应单元410,所述复制电流供应单元410被配置成供应根据码C0DE〈0: N〉所确定的电流量；复制放大器型缓冲器420，所述复制放大器型缓冲器420被配置成使用从复制电流供应单元410供应的电流而操作并且输出通过将参考电位VREF与参考电位VREF进行比较所获得的值；反相器型缓冲器430，所述反相器型缓冲器430被配置成缓冲复制放大器型缓冲器420的输出；码发生单元440，所述码发生单元440被配置成响应于反相器型缓冲器430的输出而产生码C0DE〈0: N〉；输入焊盘INPUT PAD ；电流供应单元810，所述电流供应单元810被配置成供应根据码C0DE〈0:N>所确定的电流量；以及放大器型缓冲器820，所述放大器型缓冲器820被配置成使用从电流供应单元810供应的电流而操作并且输出将输入至输入焊盘INPUTPAD的信号与参考电位VREF进行比较的结果。由缓冲器控制电路产生的码C0DE〈0: N〉被传送至设置在输入焊盘INPUT PAD 一侧的电流供应单元810，且放大器型缓冲器820使用从电流供应单元810传送来的电流而操作。因此，放大器型缓冲器820和耦接至端子OUT以接收放大器型缓冲器820的输出信号作为输入的电路(未示出)可以准确地识别输入至输入焊盘INPUT PAD的信号的逻辑值。复制电流供应单元410和电流供应单元810采用相同的方式配置，且复制放大器型缓冲器420和放大器型缓冲器820采用相同的方式配置。虽然图8中示出一个输入焊盘INPUT PAD、一个电流供应单元810以及一个放大器型缓冲器820，但可以在集成电路中设置多个输入焊盘、多个电流供应单元以及多个放大器型缓冲器。此外，在码C0DE〈0:N>的产生完成之后，复制电流供应单元410以及复制放大器型缓冲器420可以用于缓冲从集成电路的外部输入的信号，而不是作为一个输入节点接收的参考电位VREF。虽然在图8中示出由缓冲器控制电路410至440产生的码C0DE〈0:N〉被直接传送至电流供应单元810，但由缓冲器控制电路410至440产生的码C0DE〈0:N>可以在被储存于寄存器或熔丝电路中之后被传送至电流供应单元810。此外，缓冲器控制电路410至440可以通过在集成电路的初始化时段期间或预先在集成电路的测试过程期间操作而产生码C0DE〈0:N>。另外，缓冲器控制电路410至440可以设计成在集成电路的操作期间以周期性的周期来更新码C0DE〈0:N>的值。图9是根据本发明的另一个实施例的缓冲器控制电路的配置图。参见图9，缓冲器控制电路包括电流吸收单元910、放大器型缓冲器920、反相器型缓冲器930以及码发生单元940。电流吸收单元910被配置成从放大器型缓冲器920吸收根据码C0DE〈0:N>确定的电流量。在此，电流吸收单元910是响应于码C0DE〈0:N>的值而吸收电流的电流源。放大器型缓冲器920被配置成将通过将在一个输入端处的参考电位VREF与另一个输入端处的参考电位VREF进行比较所获得的值输出至输出端子VI。在图9中，根据一个实例，示出放大器型缓冲器920为N型差动放大器，所述N型差动放大器使用一对NMOS晶体管921及922接收输入信号(S卩，参考电位VREF)。参考电位VREF被用作用于辨别逻辑高电平和逻辑低电平的基准。一般而言，1/2 *电源电压VDD被用作参考电位VREF。反相器型缓冲器930被配置成接收并输出从放大器型缓冲器920的输出端子Vl输出的信号。反相器型缓冲器930是由诸如反相器、与非门、或非门等逻辑门构成的缓冲器，反相器型缓冲器930位于缓冲器电路中的放大器型缓冲器920的后端。在图中示出反相器型缓冲器930包括两个反相器。码发生单元940被配置成响应于从反相器型缓冲器930的输出端子V3输出的信号而产生码C0DE〈0:N>。当从反相器型缓冲器930的输出端子V3输出的信号被识别为逻辑高电平时，码发生单元940对C0DE〈0:N>进行控制以增加由电流吸收单元910吸收的电流量，而当从反相器型缓冲器930的输出端子V3输出的信号被识别为逻辑低电平时，码发生单元940对C0DE〈0:N>进行控制以减小由电流吸收单元910吸收的电流量。 图9中所示的实施例与图4中所示的实施例的不同之处在于，图9电路不控制供应至放大器型缓冲器的电流量，而是控制从放大器型缓冲器920吸收的电流量。因此，在图9中所示的实施例中，如果从反相器型缓冲器930的输出端子V3输出的信号被识别为逻辑高电平，则增加吸收电流以降低从放大器型缓冲器920的输出端子Vl输出的信号的电压电平。此外，如果从反相器型缓冲器930的输出端子V3输出的信号被识别为逻辑低电平，则减小吸收电流以提高从放大器型缓冲器920的输出端子Vl输出的信号的电压电平。在其它方面，图9中所示的实施例具有与图4中所示的实施例相同的特征。图10是图9中所示的电流吸收单元910的一个示例性实施例的配置图。参见图10，电流吸收单元910包括接收偏置电压VNBIAS的NMOS晶体管1011至1014以及由码C0DE〈0:N>接通和断开的NMOS晶体管1021至1024。关于电流吸收单元910的操作，由于NMOS晶体管1021至1024中一些NMOS晶体管被码C0DE〈0:N>接通而NMOS晶体管1021至1024中的其余NMOS晶体管被码C0DE〈0:N>断开，因此由电流吸收单元910吸收的电流量根据码C0DE〈0:N>的值而改变。具体地，电流量在码C0DE〈0:N>的值变得较大(接近111. .. I)时增加而在码C0DE〈0:N>的值变得较小(接近000. . . 0)时减小。NMOS晶体管1021至1024的尺寸被选择为具有二进制权重。图11是图9中所示的码发生单元940的一个示例性实施例的配置图。参见图11，码发生单元940包括递增/递减计数器1110以及转变检测部1120。递增/递减计数器1110被配置成响应于从反相器型缓冲器930的输出端子V3输出的信号而增加/减小码C0DE〈0:N>的值。如果信号具有高电平，则递增/递减计数器1110增加码C0DE〈0:N>的值，而如果信号具有低电平，则递增/递减计数器1110减小码C0DE<0:N>的值。如果停止信号STOP被激活，则递增/递减计数器1110停止操作且将码C0DE<0:N>的值锁定为(例如)在激活时储存于递增/递减计数器1110中的值。转变检测部1120被配置成在从反相器型缓冲器430的输出端子V3输出的信号的逻辑电平转变时将停止信号STOP激活。也就是说，如果从输出端子V3输出的信号从逻辑高电平转变为逻辑低电平或从逻辑低电平转变为逻辑高电平，则转变检测部1120将停止信号STOP激活。如果从输出端子V3输出的信号在码发生单元940的操作开始之后转变，则锁定从递增/递减计数器610输出的码C0DE〈0:N>，这是因为当施加参考电位VREF以作为输入时，锁定码C0DE〈0:N〉指示的是处在从输出端子V3输出的信号的逻辑高电平与逻辑低电平之间的电流吸收单元910的阈值供电电流。可以使用锁定的码C0DE〈0:N>而不需要进一步调整由电流吸收单元910供应的电流。图12是示出图11中所示的码发生单元940的操作的流程图。如果码发生单元940的操作开始，则在步骤S1210辨别从反相器型缓冲器930的输出端子V3输出的信号的逻辑值。如果在步骤S1210辨别的从输出端子V3输出的信号的逻辑值具有逻辑高电平，则在步骤S1220控制C0DE〈0:N>的值，以便 增加由电流吸收单元910吸收的电流量。换言之，增加码C0DE〈0:N>的值。在步骤S1230确定从输出端子V3输出的信号的逻辑值是否转变为逻辑低电平。在从输出端子V3输出的信号的逻辑值仍具有逻辑高电平的情况下，重复步骤S1220。在从输出端子V3输出的信号的逻辑值转变为逻辑低电平的情况下，在步骤S1240锁定码C0DE〈0:N>的值且停止码发生单元940的操作。如果在步骤S1210辨别的从输出端子V3输出的信号的逻辑值具有逻辑低电平，则在步骤S1250控制C0DE〈0:N>的值，使得由电流吸收单元910吸收的电流量减小。换言之，减小码C0DE〈0:N>的值。在步骤S1260确定从输出端子V3输出的信号的逻辑值是否转变为逻辑高电平。在从输出端子V3输出的信号的逻辑值仍具有逻辑低电平的情况下，重复步骤S1250。在从输出端子V3输出的信号的逻辑值转变为逻辑高电平的情况下，在步骤S1240锁定码C0DE〈0:N>的值且停止码发生单元940的操作。步骤S1210、S1220和S1250可以由递增/递减计数器1110执行，且步骤S1230、S1240以及S1260可以由转变检测部1120执行。图13是包括图9中所示的缓冲器控制电路的集成电路的一个示例性实施例的配置图。为了区别缓冲器控制电路的内部配置与用于接收输入焊盘的信号的配置，将词语“复制”附加到缓冲器控制电路的部件名称。参见图13，集成电路包括复制放大器型缓冲器920，所述复制放大器型缓冲器920被配置成输出通过将参考电位VREF与参考电位VREF进行比较所获得的值；复制电流吸收单元910，所述复制电流吸收单元910被配置成从复制放大器型缓冲器920吸收根据码C0DE〈0:N>确定的电流量；复制反相器型缓冲器930，所述复制反相器型缓冲器930被配置成缓冲从复制放大器型缓冲器920的输出端子Vl输出的信号；码发生单元940，所述码发生单元940被配置成响应于从复制反相器型缓冲器930的输出端子V3输出的信号而产生码C0DE〈0:N> ;输入焊盘INPUT PAD ;放大器型缓冲器1320，所述放大器型缓冲器1320被配置成输出将输入至输入焊盘INPUT PAD的信号与参考电位VREF进行比较的结果；以及电流吸收单元1310，所述电流吸收单元1310被配置成从放大器型缓冲器1320吸收根据码C0DE〈0:N>确定的电流量。由缓冲器控制电路产生的码C0DE〈0:N〉被传送至设置于输入焊盘INPUT PAD—侧的电流吸收单元1310，且放大器型缓冲器1320使用从电流吸收单元1310传送来的电流而操作。因此，放大器型缓冲器1320以及耦接至端子OUT以接收放大器型缓冲器1320的输出信号作为输入的电路(未图示)可以准确地识别输入至输入焊盘INPUT PAD的信号的逻辑值。复制电流吸收单元910和电流吸收单元1310采用相同方式配置，且复制放大器型缓冲器920和放大器型缓冲器1320采用相同的方式配置。虽然图13中示出一个输入焊盘INPUT PAD、一个电流吸收单元1310以及一个放大器型缓冲器1320，但在集成电路中可以设置多个输入焊盘、多个电流吸收单元以及多个放大器型缓冲器。此外，在码C0DE〈0:N>的产生完成之后，复制电流吸收单元1310和复制放大器型缓冲器1320可以用于缓冲从集成电路的外部输入的信号，而不是作为一个输入接收的参考电位VREF。虽然在图13中示出由缓冲器控制电路910至940产生的码C0DE〈0:N>被直接传送至电流吸收单元1310，但由缓冲器控制电路910至940产生的码C0DE〈0:N>可以在储存在寄存器或熔丝电路中之后被传送至电流吸收单元1310。此外，缓冲器控制电路910至940可以通过在集成电路的初始化时段期间或预先在集成电路的测试过程期间操作而产生码C0DE〈0:N>。此外，缓冲器控制电路910至940可以被设计成通过在集成电路的操作期间以周期性的周期操作而更新码C0DE〈0:N>的值。图14是根据本发明的一个实施例的缓冲器控制电路的配置图。参见图14，缓冲器控制电路包括电流供应单元1410、第一放大器型缓冲器1420、第二放大器型缓冲器1440、电流吸收单元1430、反相器型缓冲器1450以及码发生单元1460。电流供应单元1410被配置成将根据第一码CODEKO: N〉确定的电流量供应至第一放大器型缓冲器1420。电流供应单元1410可以采用与图5所示的方式相同的方式配置。第一放大器型缓冲器1420被配置成通过使用从电流供应单元1410供应的电流而操作且将通过将在一个输入节点处接收到的参考电位VREF与在另一个输入节点处接收到的参考电位VREF进行比较所获得的值输出至输出端子VI。根据一个实例，示出第一放大器型缓冲器1420为P型差动放大器，其使用一对PMOS晶体管1421和1422接收输入信号(即，参考电位VREF)。电流吸收单元1430被配置成从第二放大器型缓冲器1440吸收根据第二码C0DE2〈0:N>确定的吸收电流的量。电流吸收单元1430可以采用与图10中所示的方式相同的方式配置。第二放大器型缓冲器1440被配置成将通过将参考电位VREF与参考电位VREF进行比较所获得的值驱动至输出端子VI。根据一个实例，示出第二放大器型缓冲器1440为N型差动放大器，其使用一对NMOS晶体管1441和1442接收输入信号(即，参考电位VREF)。由于第一放大器型缓冲器1420为P型且第二放大器型缓冲器1440为N型，故第一放大器型缓冲器1420和第二放大器型缓冲器1440的特性彼此不同。在此，通过一起使用第一放大器型缓冲器1420和第二放大器型缓冲器1440，可以改善缓冲器的特性。反相器型缓冲器1450被配置成接收并输出从第一放大器型缓冲器1420和第二放大器型缓冲器1440的输出端子Vl输出的信号。反相器型缓冲器1450是由诸如反相器、与非门、或非门等逻辑门构成的缓冲器，反相器型缓冲器1450被布置成接收在输出端子Vl处输出的信号作为输入。图中示出反相器型缓冲器1450包括两个反相器。码发生单元1460被配置成响应于从反相器型缓冲器1450的输出端子V3输出的信号而产生第一码C0DE1〈0:N>和第二码C0DE2〈0:N>。当从反相器型缓冲器1450的输出端子V3输出的信号被识别为逻辑高电平时，码发生单元1460控制第一码CODEKO:N〉和第、二码C0DE2〈0:N>以相对于电流供应单元1410的供电电流量而增加电流吸收单元1430的吸收电流量，而当从反相器型缓冲器1450的输出端子V3输出的信号被辨识为逻辑低电平时，码发生单元1460控制第一码C0DE1〈0:N>和第二码C0DE2〈0:N>以相对于电流吸收单元1430的吸收电流量增加电流供应单元1410的供电电流量。图14的实施例具有图4的实施例与图9的实施例的组合形式，且包括图4的实施例和图9的实施例的特性。图15是图14中所 示的码发生单元1460的一个示例性实施例的配置图。参见图15，码发生单元1460包括递减计数器1510、递增计数器1520以及转变检测部1530。递减计数器1510被配置成响应于从反相器型缓冲器1450的输出端子V3输出的信号而减小第一码C0DE1〈0:N〉的值。如果从反相器型缓冲器1450的输出端子V3输出的信号具有低电平，则递减计数器1510减小第一码C0DE1〈0:N>的值，使得由电流供应单元1410供应的电流量能够增加。如果停止信号STOP被激活，则递减计数器1510停止操作且锁定第一码CODEKO:N〉的值。递增计数器1520被配置成响应于从反相器型缓冲器1450的输出端子V3输出的信号而增加第二码C0DE2〈0:N>的值。如果从反相器型缓冲器1450的输出端子V3输出的信号具有高电平，则递增计数器1520增加第二码C0DE2〈0:N>的值，使得由电流吸收单元1430吸收的电流量能够增加。如果停止信号STOP被激活，则递增计数器1520停止操作且锁定第二码C0DE2〈0:N>的值。转变检测部1530被配置成在从反相器型缓冲器1450的输出端子V3输出的信号的逻辑电平转变时将停止信号STOP激活。换言之，如果从输出端子V3输出的信号从逻辑高电平转变为逻辑低电平或从逻辑低电平转变为逻辑高电平，则转变检测部1530将停止信号STOP激活。如果从输出端子V3输出的信号在码发生单元1460的操作开始之后转变，则锁定从计数器1510和1520输出的码CODEKO: N〉和码C0DE2〈0 :N>，这是因为当施加参考电位VREF以作为输入时，锁定的码C0DE1〈0:N>和锁定的码C0DE2〈0:N>指示的是处在从输出端子V3输出的信号的逻辑高电平与逻辑低电平之间的电流供应单元1410和电流吸收单元1430的阈值组合的供应/吸收电流。可以使用锁定的码C0DE1〈0:N>和锁定的码C0DE2<0:N>而无需进一步调整由电流供应单元1410和电流吸收单元1430供应的电流。图16是示出图15中所示的码发生单元1460的操作的流程图。如果码发生单元1460的操作开始，则在步骤S1610辨别从反相器型缓冲器1450的输出端子V3输出的信号的逻辑值。如果在步骤S1610辨别的从输出端子V3输出的信号的逻辑值具有逻辑高电平，则在步骤S1620控制第二码C0DE2〈0:N>的值，以使由电流吸收单元1430吸收的电流的量增加。换言之，增加第二码C0DE2〈0:N>的值。在步骤S1630确定从输出端子V3输出的信号的逻辑值是否转变为逻辑低电平。在从输出端子V3输出的信号的逻辑值仍具有逻辑高电平的情况下，重复步骤S1620。在从输出端子V3输出的信号的逻辑值转变为逻辑低电平的情况下，在步骤S1640锁定第二码C0DE2〈0: N〉的值且停止码发生单元1460的操作。如果在步骤S1610辨别的从输出端子V3输出的信号的逻辑值具有逻辑低电平，则在步骤S1650控制第一码C0DE1〈0:N>的值，使得由电流供应单元1410供应的电流量增加。换言之，减小第一码C0DE1〈0:N>的值。在步骤S1660确定从输出端子V3输出的信号的逻辑值是否转变为逻辑高电平。在从输出端子V3输出的信号的逻辑值仍具有逻辑低电平的情况下，重复步骤S1650。在从输出端子V3输出的信号的逻辑值转变为逻辑高电平的情况下，在步骤S1640锁定第一码CODEKO:N〉的值且停止码发生单元1460的操作。步骤S1610和S1620可以由递增计数器1520执行，且步骤S1610和S1650可以由递减计数器1510执行。步骤S1630、S1640和S1660可以由转变检测部1530执行。图17是包括图14中所示的缓冲器控制电路的集成电路的一个示例性实施例的配置图。为了区别缓冲器控制电路的内部配置与用于接收输入焊盘的信号的配置，将词语“复制”附加到缓冲器控制电路的组件名称。参见图17,集成电路包括复制电流供应单元1410,所述复制电流供应单元1410被配置成供应根据第一码CODEKO:N〉而确定的电流量；第一复制放大器型缓冲器1420，所述第一复制放大器型缓冲器1420被配置成使用从复制电流供应单元1410供应的电流而 操作且将通过将参考电位VREF与参考电位VREF进行比较所获得的值输出至输出端子Vl ；第二复制放大器型缓冲器1440，所述第二复制放大器型缓冲器1440被配置成将通过将参考电位VREF与参考电位VREF进行比较所获得的值输出至输出端子Vl ;复制电流吸收单元1430，所述复制电流吸收单元1430被配置成从第二复制放大器型缓冲器1440吸收根据第二码C0DE2〈0:N>确定的吸收电流量；复制反相器型缓冲器1450，所述复制反相器型缓冲器1450被配置成缓冲从复制输出端子Vl输出的信号；码发生单元1460，所述码发生单元1460被配置成响应于从复制反相器型缓冲器1450的输出端子V3输出的信号而产生第一码C0DE1〈0:N>和第二码C0DE2〈0:N> ;输入焊盘INPUT PAD ;电流供应单元1710，所述电流供应单元1710被配置成供应根据第一码C0DE1〈0:N>确定的电流量；第一放大器型缓冲器1720，所述第一放大器型缓冲器1720被配置成使用从电流供应单元1710供应的电流而操作且通过将输入至输入焊盘INPUTPAD的信号与参考电位VREF进行比较而驱动输出节点；第二放大器型缓冲器1740，所述第二放大器型缓冲器1740被配置成通过将输入至输入焊盘INPUT PAD的信号与参考电位VREF进行比较而驱动输出节点；以及电流吸收单元1730，所述电流吸收单元1730被配置成从第二放大器型缓冲器1740吸收根据第二码C0DE2〈0:N>确定的吸收电流量。由缓冲器控制电路产生的第一码CODEKO: N〉和第二码C0DE2〈0:N>被传送至设置于输入焊盘INPUT PAD 一侧的电流供应单元1710和电流吸收单元1730，使得第一放大器型缓冲器1720和第二放大器型缓冲器1740可以准确地识别输入至输入焊盘INPUTPAD的信号的逻辑值。复制电流供应单元1410和电流供应单元1710采用相同的方式配置，且第一复制放大器型缓冲器1420和第一放大器型缓冲器1720采用相同的方式配置。此外，复制电流吸收单元1430和电流吸收单元1730采用相同的方式配置，且第二复制放大器型缓冲器1440和第二放大器型缓冲器1740采用相同的方式配置。虽然图17中示出一个输入焊盘INPUT PAD、一个电流供应单元1710、一个第一放大器型缓冲器1720、一个电流吸收单元1730以及一个第二放大器型缓冲器1740，但可以在集成电路中设置多个输入焊盘、多个电流供应单元、多个第一放大器型缓冲器、多个电流吸收单元以及多个第二放大器型缓冲器。此外，在第一码CODEKO: N〉和第二码C0DE2〈0: N〉的产生完成之后，复制电流供应单元1410、第一复制放大器型缓冲器1420、复制电流吸收单元1430以及第二复制放大器型缓冲器1440可以用于缓冲从集成电路的外部输入的信号，而不是作为输入接收的参考电位VREF。虽然在图17中示出由缓冲器控制电路1410至1460产生的第一码C0DE1〈0:N>和第二码C0DE2〈0:N>被直接传送至电流供应单元1710和电流吸收单元1730，但由缓冲器控制电路1410至1460产生的第一码CODEKO:N〉和第二码C0DE2〈0:N>可以在储存于寄存器或熔丝电路中之后被传送至电流供应单元1710和电流吸收单元1730。此外，缓冲器控制电路1410至1460可以通过在集成电路的初始化时段期间或预先在集成电路的测试过程期间操作而产生第一码C0DE1〈0:N>和第二码C0DE2〈0:N>。此外，缓冲器控制电路1410至1460可以被设计成在集成电路之操作期间以周期性的周期更新第一码C0DE1〈0:N>和第二码 C0DE2〈0:N> 的值。如上所述，放大器型缓冲器经由差动输入端子被施加相同电压，且放大器型缓冲器的输出信号被反相器型缓冲器缓冲。此外，取决于反相器型缓冲器的输出信号，对供应至放大器型缓冲器或从放大器型缓冲器吸收的电流量进行控制。因此，从芯片的外部输入的 信号的逻辑值与在芯片内识别的信号的逻辑值可以准确地彼此对应。尽管已经参照特定实施例描述了本发明，但本领域技术人员会了解，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以做出各种变化和修改。
权利要求
1.ー种缓冲器控制电路，包括 电流供应单元，所述电流供应单元被配置成供应电流并响应于码而调整所述电流；第一缓冲器，所述第一缓冲器被配置成接收所述电流并输出通过将在一个输入节点处接收到的參考电位与在另ー个输入节点处接收到的參考电位进行比较所获得的值； 第二缓冲器，所述第二缓冲器被配置成将所述第一缓冲器的输出缓冲；以及 码发生単元，所述码发生単元被配置成响应于所述第二缓冲器的输出而产生所述码。
2.如权利要求I所述的缓冲 器控制电路，其中，所述码发生単元被配置成产生所述码，使得所述电流在所述第二缓冲器的输出具有逻辑高电平时减小而在所述第二缓冲器的输出具有逻辑低电平时増加。
3.如权利要求I所述的缓冲器控制电路，其中，所述码发生単元被配置成 辨别所述第二缓冲器的输出； 控制所述码的值，使得所述电流在所述第二缓冲器的输出具有逻辑高电平时减小而在所述第二缓冲器的输出具有逻辑低电平时増加；并且在所述第二缓冲器的输出转变时锁定所述码的值。
4.如权利要求3所述的缓冲器控制电路，其中，所述码发生単元被配置成反复进行对所述码的值的控制，直至所述第二缓冲器的输出转变为止。
5.如权利要求I所述的缓冲器控制电路，其中，所述码发生単元包括 递增/递减计数器，所述递增/递减计数器被配置成响应于所述第二缓冲器的输出而増加或减小所述码的值。
6.如权利要求5所述的缓冲器控制电路，其中，所述码发生单元还包括 转变检测部，所述转变检测部被配置成在所述第二缓冲器的输出转变时将停止信号激活， 其中，当所述停止信号被激活时，所述递增/递减计数器的操作停止。
7.如权利要求I所述的缓冲器控制电路，其中，所述第一缓冲器包括P型差动放大器。
8.ー种缓冲器控制电路，包括 第一缓冲器，所述第一缓冲器被配置成输出通过将在一个输入节点处接收到的參考电位与在另ー个输入节点处接收到的參考电位进行比较所获得的值； 电流吸收单元，所述电流吸收单元被配置成吸收电流且响应于码而调整所述电流； 第二缓冲器，所述第二缓冲器被配置成缓冲所述第一缓冲器的输出；以及 码发生単元，所述码发生単元被配置成响应于所述第二缓冲器的输出而产生所述码。
9.如权利要求8所述的缓冲器控制电路，其中，所述码发生単元被配置成产生所述码，使得所述电流在所述第二缓冲器的输出具有逻辑高电平时增加而在所述第二缓冲器的输出具有逻辑低电平时减小。
10.如权利要求8所述的缓冲器控制电路，其中，所述码发生単元被配置成 辨别所述第二缓冲器的输出； 控制所述码的值，使得所述电流在所述第二缓冲器的输出具有逻辑高电平时增加而在所述第二缓冲器的输出具有逻辑低电平时减小；以及在所述第二缓冲器的输出转变时锁定所述码的值。
11.如权利要求10所述的缓冲器控制电路，其中，所述码发生単元被配置成反复地进行对所述码的值的控制，直至所述第二缓冲器的输出转变为止。
12.如权利要求8所述的缓冲器控制电路，其中，所述码发生単元包括 递增/递减计数器，所述递增/递减计数器被配置成响应于所述第二缓冲器的输出而増加或减小所述码的值。
13.如权利要求12所述的缓冲器控制电路，其中，所述码发生单元还包括 转变检测部，所述转变检测部被配置成在所述第二缓冲器的输出转变时将停止信号激活， 其中，当所述停止信号被激活时，所述递增/递减计数器的操作停止。
14.如权利要求8所述的缓冲器控制电路，其中，所述第一缓冲器包括N型差动放大器。
15.ー种缓冲器控制电路，包括 电流供应单元，所述电流供应单元被配置成供应供电电流且响应于第一码而调整所述供电电流； 第一放大缓冲器，所述第一放大缓冲器被配置成接收所述供电电流且通过将在ー个输入节点处接收到的參考电位与在另ー个输入节点处接收到的參考电位进行比较来驱动输出节点； 第二放大缓冲器，所述第二放大缓冲器被配置成通过将在ー个输入节点处接收到的參考电位与在另ー个输入节点处接收到的參考电位进行比较来驱动所述输出节点； 电流吸收单元，所述电流吸收单元被配置成吸收吸收电流并响应于第二码而调整所述吸收电流； 附加缓冲器，所述附加缓冲器被配置成缓冲从所述输出节点输出的信号；以及 码发生単元，所述码发生単元被配置成响应于所述附加缓冲器的输出而产生所述第一码和所述第二码。
16.如权利要求15所述的缓冲器控制电路，其中，所述码发生単元被配置成产生所述第一码和所述第二码，使得所述吸收电流在所述附加缓冲器的输出具有逻辑高电平时相对于所述供电电流而增加而所述供电电流在所述附加缓冲器的输出具有逻辑低电平时相对于所述吸收电流而增加。
17.如权利要求16所述的缓冲器控制电路，其中，所述码发生単元被配置成 辨别所述附加缓冲器的输出； 控制所述第二码的值，使得所述吸收电流在所述附加缓冲器的输出具有逻辑高电平时增加且在所述附加缓冲器的输出具有逻辑低电平时减小；以及 当所述附加缓冲器的输出转变时锁定所述第一码和所述第二码的值。
18.如权利要求17所述的缓冲器控制电路，其中，所述码发生単元被配置成重复地进行对所述第一码和所述第二码的值的控制，直至所述附加缓冲器的输出转变为止。
19.如权利要求15所述的缓冲器控制电路，其中，所述码发生単元包括 递减计数器，所述递减计数器被配置成响应于所述附加缓冲器的输出而减小所述第一码的值；以及 递增计数器，所述递增计数器被配置成响应于所述附加缓冲器的输出而増加所述第二码的值。
20.如权利要求19所述的缓冲器控制电路，其中，所述码发生单元还包括转变检测部，所述转变检测部被配置成在所述附加缓冲器的输出转变时将停止信号激活， 其中，当所述停止信号被激活时，所述递减计数器和所述递增计数器的操作停止。
21.如权利要求15所述的缓冲器控制电路，其中，所述第一放大缓冲器包括P型差动放大器且所述第二放大缓冲器包括N型差动放大器。
22.一种集成电路，包括 复制电流供应单元，所述复制电流供应单元被配置成供应电流且响应于码而调整所述电流； 复制放大缓冲器，所述复制放大缓冲器被配置成接收从所述复制电流供应单元供应的电流并输出通过将在一个输入节点处接收到的參考电位与在另ー个输入节点处接收到的參考电位进行比较所获得的值； 附加缓冲器，所述附加缓冲器被配置成缓冲所述复制放大缓冲器的输出； 码发生単元，所述码发生単元被配置成响应于所述附加缓冲器的输出而产生所述码； 至少ー个输入焊盘； 至少ー个电流供应单元，所述至少一个电流供应单元被配置成响应于所述码而供应电流；以及 至少ー个放大缓冲器，所述至少一个放大缓冲器被配置成接收从所述电流供应单元供应的电流并将输入至所述至少一个输入焊盘的信号与所述參考电位进行比较。
23.如权利要求22所述的集成电路，其中，所述至少ー个输入焊盘、所述至少一个供应単元、以及所述至少ー个放大缓冲器分别包括多个输入焊盘、多个电流供应单元以及多个放大缓冲器。
24.ー种集成电路，包括 复制放大缓冲器，所述复制放大缓冲器被配置成将在ー个输入节点处接收到的參考电位与在另ー个输入节点处接收到的參考电位进行比较； 复制电流吸收单元，所述复制电流吸收单元被配置成吸收电流且响应于码而调整所述电流； 复制附加缓冲器，所述复制附加缓冲器被配置成缓冲所述复制放大缓冲器的输出； 码发生単元，所述码发生単元被配置成响应于所述复制附加缓冲器的输出而产生所述码； 至少ー个输入焊盘； 至少ー个放大缓冲器，所述至少一个放大缓冲器被配置成将输入至所述至少一个输入焊盘的信号与所述參考电位进行比较；以及 至少ー个电流吸收单元，所述至少一个电流吸收单元被配置成响应于所述码而从所述至少ー个放大缓冲器吸收电流。
25.如权利要求24所述的集成电路，其中，所述至少ー个输入焊盘、至少ー个供应单元、所述至少一个放大缓冲器以及所述至少一个电流吸收单元分别包括多个输入焊盘、多个放大缓冲器以及多个电流吸收单元。
26.—种集成电路,包括 复制电流供应单元，所述复制电流供应单元被配置成供应供电电流且响应于第一码而调整所述供电电流； 第一复制放大缓冲器，所述第一复制放大缓冲器被配置成接收从所述复制电流供应单元供应的所述供电电流并且通过将在ー个输入节点处接收到的參考电位与在另ー个输入节点处接收到的參考电位进行比较来驱动输出节点； 第二复制放大缓冲器，所述第二复制放大缓冲器被配置成通过将在一个输入节点处接收到的參考电位与在另ー个输入节点处接收到的參考电位进行比较来驱动所述输出节点； 复制电流吸收单元，所述复制电流吸收单元被配置成吸收吸收电流且响应于第二码而调整所述吸收电流； 复制附加缓冲器，所述复制附加缓冲器被配置成缓冲从所述输出节点输出的信号； 码发生単元，所述码发生単元被配置成响应于所述复制附加缓冲器的输出而产生所述第一码和所述第二码； 至少ー个输入焊盘； 至少ー个电流供应单元，所述至少一个电流供应单元被配置成响应于所述第一码而供应电流； 至少ー个第一放大缓冲器，所述至少ー个第一放大缓冲器被配置成接收从所述至少一个电流供应单元供应的所述电流且通过将输入至所述至少一个输入焊盘的信号与所述參考电位进行比较来驱动输出节点； 至少ー个第二放大缓冲器，所述至少ー个第二放大缓冲器被配置成通过将输入至所述至少ー个输入焊盘的信号与所述參考电位进行比较来驱动所述输出节点；以及 至少ー个电流吸收单元，所述至少一个电流吸收单元被配置成响应于所述第二码而从所述至少ー个第二放大缓冲器吸收电流。
27.如权利要求26所述的集成电路，其中，所述至少ー个输入焊盘、所述至少一个电流供应单元、所述至少ー个第一放大缓冲器、所述至少ー个第二放大缓冲器以及所述至少一个电流吸收单元分别包括多个输入焊盘、多个电流供应单元、多个第一放大缓冲器、多个第ニ放大缓冲器以及多个电流吸收单元。
全文摘要
本发明公开了一种缓冲器控制电路，其包括电流供应单元，所述电流供应单元被配置成供应电流并响应于码而调整所述电流；放大缓冲器，所述放大缓冲器被配置成使用所述电流而操作并输出通过将参考电位与参考电位进行比较所获得的值；第二缓冲器，所述第二缓冲器被配置成缓冲第一缓冲器的输出；以及码发生单元，所述码发生单元被配置成响应于第二缓冲器的输出而产生码。
文档编号G05F1/56GK102736658SQ20121010276
公开日2012年10月17日 申请日期2012年4月10日 优先权日2011年4月12日
发明者宋泽相, 权大汉 申请人:海力士半导体有限公司