专利名称：数字脉冲电源同步定时触发系统的制作方法
技术领域：
本实用新型涉及用于实现多台数字脉冲电源远程同步定时触发控制的一种数字脉冲电源同步定时触发系统。
背景技术：
同步系统又称为同步触发系统，它产生一系列的时间基准脉冲，并将这些脉冲以无时间差别的方式同时传送给所有需要同步工作的电源，接收到同步信号的电源在同步脉冲的触发下按照设定的时序关系以设定的方式运行。随着数字技术的发展，数字脉冲电源应用于离子加速器领域成为可能，在粒子加速器特别是同步加速器中，多台数字脉冲电源需要按照设定时间序列同步运行，或者不同的数字脉冲电源需要按照设定的时间间隔触发、以规定的模式同步运行。传统的传送单脉冲触发的系统无法满足此类多触发功能的要求。文献“分布式中央定时触发系统在EAST超导托克马克中的应用”中公开了一种分布式中央定时触发系统，该系统主要特点在于以下4个方面:1:分布式中央定时触发系统提到的定时触发系统是基于单脉冲触发和触发延时的方式，触发的延时分布在前端FPGA(Field-Programmable Gate Array,现场可编程门阵列)上。2:提到的是一种定时触发系统，其主要目的是用于定时延时。3:提到的定时触发系统中的微处理单元是8位单片机。4:提到的定时触发系统中的FPGA仅实现定时分频和单脉冲延时触发。该系统是一种单脉冲延时定时触发系统，主要实现对设备的定时控制功能，该系统功能主要通过单脉冲和FPGA触发延时的方式实现，微处理器为8位单片机、网络通讯为IOM以太网、实时处理能力和灵活性较低，而且无法实现同一设备的多种触发或多种设备分组触发的功能，其定时延时功能分散在下位机的FPGA上，该系统专用于EAST超导托克马克的控制系统中。该技术无法实现对于同步定时触发系统的控制。
发明内容本实用新型的目的在于避免现有技术中定时触发系统存在的缺陷，提供了数字脉冲电源同步定时触发系统，其通过触发编码源服务器产生一系列以时间为基准的触发编码脉冲，并将这些触发编码通过光纤传输系统以无时间差别的方式同时传送给所有需要同步工作的数字电源，接收到同步触发信号的数字脉冲电源在同步触发编码的触发下使数字脉冲电源按照设定的时序关系以设定的方式运行，可以有效解决现有技术中存在的缺陷。为实现上述目的，本实用新型采取的技术方案为:所述的数字脉冲电源同步定时触发系统，其特点是包括与控制计算机互联的以现场可编程门阵列FPGA为硬件的触发源服务器，触发源服务器与一级扇出器相连，一级扇出器分别与多路无时间差的二级扇出器对应相连，二级扇出器与数字脉冲电源模块相连。所述的一级扇出器和二级扇出器，它们之间是存在时间差的，这个时间差是它们之间的数据帧的接受和发送时间，这个时间可以在软件中补偿消除，多路二级扇出器输出之间时间的同步。数字脉冲电源同步编码接收匹配触发模块是由VHDL实现的电路，该电路可以设置并存储一段二进制32bit的编码，同时该电路还通过光纤接收器接收二级扇出器通过光纤发送器输出的32bit编码，当接收到的编码与存储的编码相同时该模块将通过发送触发信号启动数字电源输出电流。所述的以现场可编程门阵列FPGA为硬件的触发源服务器内部结合32bitNios II处理器的可编程片上系统(System-on-a-Programmable-Chip, SOPC)和用硬件描述语言(Very-High-Speed Integrated Circuit Hardware Description Language, VHDL)设计的触发控制模块实现。FPGA上的固核硬件电路由Quartus 119.1 (32-Bit)软件来实现，可编程片上系统的NIOSII处理器嵌入式软件编程由Nios 119.1Software Build Tools forEclipse来实现。该系统能灵活自定义0_32bit 二进制触发编码，灵活组织触发编码的触发顺序，自定义延时时间，一次最多能产生255种触发编码序列，实现自定义序列的连续触发或单次触发，自定义序列间能产生0-1095216S的时间延迟，延迟误差小于0.5us。另外该远程同步触发系统还可接收数字脉冲电源的故障连锁保护信号，触发状态实时反馈，具有IOOMbps以太网络数据通讯接口、UART接口和光纤串行编码发送接口。控制计算机是用软件界面来组织触发编码和延时数据并将其通过网络下载到触发源服务器，同时触发源服务器实时将工作状态发给控制计算机上的软件显示，扇出器实现数据的中转和扇出功能，以便多台数字电源能够收到触发编码。其中触发模块是完成上述功能的核心，其实现是用VHDL语言开发的Avalon从总线模块，由片上事件双口32bitRAM、片上延时双口 32bitRAM、逻辑控制单元、延时模块、串行移位器，时钟模块组成。所述的以现场可编程门阵列FPGA为硬件的触发源服务器内部结合的可编程片上系统SOPC分别与FPGA配置芯片、随机存储器、非易失性存储器、网络控制器、UART接口、JTAG芯片、时钟模块、光发送器、光接收器和供电模块的管脚对应连接，网络控制器与网络插孔RJ45模块相连。这样结合altera的SOPC开发环境实现了一个32bit的片上系统平台。结合该硬件平台实现触发源服务器功能。所述的以现场可编程门阵列FPGA为硬件的触发源服务器内部包括NIOSII内核，触发模块和网络芯片控制器与NIOSII内核互联，时钟模块与NIOSII内核相连，RAM控制器和外部FLASH控制器互联并与NIOSII内核相连。所述的触发模块包括逻辑控制单元，逻辑控制单元通过Avalon总线与双口延时RAM和双口事件RAM相连，时钟模块通过定时器与逻辑控制单元相连，逻辑控制单元与串行移位器相连。该模块中逻辑控制单元是核心，其协调控制其他各部件实现触发编码的产生过程。首先通过Avalon总线将事件编码和延时数据下载到双口 RAM里,通过Avalon总线下写逻辑控制单元里的控制字来设置触发模式(连续和单次)，开始触发，停止触发模式。连续触发的过程:首先读一次事件RAM然后得到第一组事件数据和延时数据，将其设置到定时器和串行移位器，当开始触发命令时，发送事件数据，然后等待定时器延时结束，如果结束，再读取第二组事件数据和延时数据，发送和延时开始直到最后一组事件数据发送和延时完，这时重新开始读取第一组事件数据和延时数据重新开始触发过程如此连续触发。单次触发是当最后一组事件数据延时完后，控制触发停止，进入等待触发状态。所述的一级扇出器和二级扇出器为串行光信号扇出器，其包括复杂可编程逻辑器件CPLD硬件模块和与复杂可编程逻辑器件CPLD相连的光接收器和供电模块，复杂可编程逻辑器件CPLD和供电模块与16路光驱动器相连，16路光驱动器与16路光发送器相连。串行光信号扇出器主要作用就是将接收到的I路光信号分成多路信号转发出去，并增加光传输信号的驱动能力。因此该光扇出器模块接收通过光纤传输的触发编码序列后，以无时间差别的方式同时向多台不同的串行光接口扇出多路同样的触发编码序列。所述的数字脉冲电源模块有32bit采样模块和匹配和延时模块。其可以实现触发编码匹配触发模块，当触发编码匹配时，该数字电源启动运行。触发编码发生设置:设置触发编码和触发个数，设置触发编码间的延时，触发序列，触发方式，触发连锁该触发编码发生设置是通过上位机设置软件来设置的，其原理是通过网络下载在对话框里设置的参数到触发源服务器的控制字来实现的。本实用新型的有益效果:所述的数字脉冲电源同步定时触发系统，其是基于触发编码的触发方式，延时和触发方式都集中在一台触发源服务器上，通过触发编码源服务器产生一系列以时间为基准的触发编码脉冲，并将这些触发编码通过光纤传输系统以无时间差别的方式同时传送给所有需要同步工作的数字电源，接收到同步触发信号的数字脉冲电源在同步触发编码的触发下按照设定的时序关系以设定的方式运行，系统功能的集成度高，操作灵活性好，实时处理能力高，可靠性好，开发周期短。该系统能实现离子加速器数字脉冲电源或相关工业领域多台数字脉冲电源按照设定的时间序列同步启动或者分组定时同步启动控制，满足了相关领域数字脉冲电源在远程控制方式下灵活定时同步启动的要求。
以下结合附图和具体实施方式
，对本实用新型作进一步的说明。
图1为本实用新型的远程数字脉冲电源同步定时触发系统示意框图；图2为本实用新型触发源服务器硬件模块电路示意框图；图3为实用新型触发源服务器FPGA内固件结构示意框图；图4触发模块结构示意图；图5为实用新型的系统中光扇出器硬件结构示意框图；图6数字脉冲电源内部编码匹配触发模块示意图；图7上位机操作软件数据流程图；图8触发源嵌入式软件数据流程图；图9软件操所硬件流程图；图10数字脉冲电源同步定时触发系统整体实施的流程图。
具体实施方式
以下结合附图对本实用新型的原理和特征进行描述，所举实例只用于解释本实用新型，并非用于限定本实用新型的范围。如图1所示，所述的数字脉冲电源同步定时触发系统，其特点是包括与控制计算机互联的以现场可编程门阵列FPGA为硬件的触发源服务器，触发源服务器与一级扇出器相连，一级扇出器分别与多路无时间差的二级扇出器对应相连，二级扇出器与数字脉冲电源模块相连。所述的一级扇出器和二级扇出器，它们之间是存在时间差的，这个时间差是它们之间的数据帧的接受和发送时间，这个时间可以在软件中补偿消除，多路二级扇出器输出之间时间的同步。数字脉冲电源同步编码接收匹配触发模块是由VHDL实现的电路，该电路可以设置并存储一段二进制32bit的编码，同时该电路还通过光纤接收器接收二级扇出器通过光纤发送器输出的32bit编码，当接收到的编码与存储的编码相同时该模块将通过发送触发信号启动数字电源输出电流。所述的以现场可编程门阵列FPGA为硬件的触发源服务器内部结合32bitNios II处理器的可编程片上系统(System-on-a-Programmable-Chip, SOPC)和用硬件描述语言(Very-High-Speed Integrated Circuit Hardware Description Language, VHDL)设计的触发控制模块实现。FPGA上的固核硬件电路由Quartus 119.1 (32-Bit)软件来实现，可编程片上系统的NIOSII处理器嵌入式软件编程由Nios 119.1Software Build Tools forEclipse来实现。该系统能灵活自定义0_32bit 二进制触发编码，灵活组织触发编码的触发顺序，自定义延时时间，一次最多能产生255种触发编码序列，实现自定义序列的连续触发或单次触发，自定义序列间能产生0-1095216S的时间延迟，延迟误差小于0.5us。另外该远程同步触发系统还可接收数字脉冲电源的故障连锁保护信号，触发状态实时反馈，具有IOOMbps以太网络数据通讯接口、UART接口和光纤串行编码发送接口。控制计算机是用软件界面来组织触发编码和延时数据并将其通过网络下载到触发源服务器，同时触发源服务器实时将工作状态发给控制计算机上的软件显示，扇出器实现数据的中转和扇出功能，以便多台数字电源能够收到触发编码。其中触发模块是完成上述功能的核心，其实现是用VHDL语言开发的Avalon从总线模块，由片上事件双口32bitRAM、片上延时双口 32bitRAM、逻辑控制单元、延时模块、串行移位器，时钟模块组成。如图2所示，所述的以现场可编程门阵列FPGA为硬件的触发源服务器内部结合的可编程片上系统SOPC分别与FPGA配置芯片、随机存储器、非易失性存储器、网络控制器、UART接口、JTAG芯片、时钟模块、光发送器、光接收器和供电模块的管脚对应连接，网络控制器与网络插孔RJ45模块相连。这样结合altera的SOPC开发环境实现了一个32bit的片上系统平台。结合该硬件平台实现触发源服务器功能。如图3所示，所述的以现场可编程门阵列FPGA为硬件的触发源服务器内部包括NIOSII内核，触发模块和网络芯片控制器与NIOSII内核互联，时钟模块与NIOSII内核相连，RAM控制器和外部FLASH控制器互联并与NIOSII内核相连。如图4所示，所述的触发模块包括逻辑控制单元，逻辑控制单元通过Avalon总线与双口延时RAM和双口事件RAM相连，时钟模块通过定时器与逻辑控制单元相连，逻辑控制单元与串行移位器相连。该模块中逻辑控制单元是核心，其协调控制其他各部件实现触发编码的产生过程。首先通过Avalon总线将事件编码和延时数据下载到双口 RAM里，通过Avalon总线下写逻辑控制单元里的控制字来设置触发模式(连续和单次)，开始触发，停止触发模式。连续触发的过程:首先读一次事件RAM然后得到第一组事件数据和延时数据，将其设置到定时器和串行移位器，当开始触发命令时，发送事件数据，然后等待定时器延时结束，如果结束，再读取第二组事件数据和延时数据，发送和延时开始直到最后一组事件数据发送和延时完，这时重新开始读取第一组事件数据和延时数据重新开始触发过程如此连续触发。单次触发是当最后一组事件数据延时完后，控制触发停止，进入等待触发状态。[0035]所述的触发模块是触发源服务器的核心。该模块内部包括触发编码表、延时表，时钟分配模块，编码产生控制逻辑，编码产生状态检测等功能，该触发模块的主要功能是，接收上位机的数据及命令并根据命令和数据按照设定的方式产生触发编码，同时反馈触发状态和接受数字电源连锁保护信号，当接收到外部输入的连锁保护信号时自动封锁触发编码的发送并返回保护连锁状态。如图5所示，所述的一级扇出器和二级扇出器为串行光信号扇出器，其包括复杂可编程逻辑器件CPLD硬件模块和与复杂可编程逻辑器件CPLD相连的光接收器和供电模块，复杂可编程逻辑器件CPLD和供电模块与16路光驱动器相连，16路光驱动器与16路光发送器相连。串行光信号扇出器主要作用就是将接收到的I路光信号分成多路信号转发出去，并增加光传输信号的驱动能力。因此该光扇出器模块接收通过光纤传输的触发编码序列后，以无时间差别的方式同时向多台不同的串行光接口扇出多路同样的触发编码序列。如图6所示，所述的数字脉冲电源模块有32bit采样模块和匹配和延时模块。其可以实现触发编码匹配触发模块，当触发编码匹配时，该数字电源启动运行。触发编码发生设置:设置触发编码和触发个数，设置触发编码间的延时，触发序列，触发方式，触发连锁该触发编码发生设置是通过上位机设置软件来设置的，其原理是通过网络下载在对话框里设置的参数到触发源服务器的控制字来实现的。任何一种由FPGA实现的调节器模块的数字脉冲电源，都可以嵌入此模块，作为触发编码响应接口。当该模块接收到设定的匹配编码时，就会向调节器输出所需要的触发信号，触发信号输出包括:中断信号，接收的触发编码信息。这时系统就会根据相应的触发编码信号进行延时、波形准备等启动过程。如图8和图9所示，所述的数字脉冲电源同步定时触发系统，程序和服务器通过TCP/IP协议通信，以服务器客户端的方式，结合自定义数据通讯协议加CRC校验实现，程序运行稳定，数据通信稳定可靠，操作方便。程序的主要功能是:编辑和设置:编辑触发编码序列，编辑触发延时，设置运行周期，设置安全连锁功倉泛。触发控制操作:单次触发,连续触发,停止触发,事例下载。触发状态检测:当软件运行时开始实时监测触发编码源服务器的运行状态，包括:即将发生第几个触发编码，触发停止，安全连锁状态，服务器通信状态。数据的维护:保存触发数据,恢复触发数据。服务器通信地址设置:设置服务器的IP地址和端口号。该系统软件分为两部分来实现，由触发源服务器上的NIOSII嵌入式软件和上位机操作软件。它们都实现了 TCP/IP通讯接功能。都通过TCP/IP来实现数据的传输。上位机向触发源服务器下载设置的控制字数据、事例数据、延时数据等，而触发源服务器则向上位机传输操作响应数据和触发状态数据。所述的数字脉冲电源同步定时触发系统，系统触发控制的工作流程是:( I)首先打开计算机操作软件，查看连接触发源服务器的状态，如果没有提示触发源服务器连接错误，表明服务器连接正常；如果服务器IP地址和端口号有变化，应当设置计算机操作软件与其一致；(2)在操作界面中编辑触发编码和触发延时序列,最多可设置255个触发编码,和255个触发延时，文本编辑框左边为触发编码，二进制32bit，可按16进制码填写，右边为对应左边触发编码发送后的延时数据，二进制32bit，可按16进制码填写，单位为Ius ;编辑好以后点击事例下载，将编辑好的触发数据传送到触发源服务器；触发数据可保存到触发原服务器，等需要时在从触发原服务器恢复到操作界面，通过点击保存数据和恢复数据按钮就可实现；(3)设置门锁启动，如果触发过程需要安全联锁保护，在界面上选择门锁启动。安全连锁保护，是从数字脉冲电源现场反馈的一个光电平信号，只要现场出现故障或安全问题该电平就会出现封锁触发信号；(4)设置触发周期，是指从第一个触发编码开始发送到最后一个触发编码延时完所经历的时间，这个时间必须大于所有触发延时时间的和，这样发送完最后一个触发编码序列后，需要做补偿一个延时叠加在最后一个触发编码延时，以保证一个周期的触发时间；(5)触发启动。单次触发，是指从第一个触发编码发送开始，到最后一个触发编码延时完，触发过程就自动停止的触发过程；该过程不可打断；连续触发，是指从第一个触发编码发送开始，到最后一个触发编码延时完，触发过程又从第一个触发编码开始触发的触发过程，该过程如果需要停止时，点击触发停止才能停止;(6)触发状态检测，整个操作过程的触发源服务器状态都会返回到触发状态显示栏，比如，触发停止，即将触发的触发编码号，连锁保护提示等。同时，系统在通信过程中，在命打印提示行，会实时显示软件与服务通信的命令字，如果发现异常，也会有所提示；所述的数字脉冲电源同步定时触发系统建立的过程为:I)设计触发源服务器硬件电路，根据图2原理设计触发原服务器硬件电路，该电路要求按照高速数字电路的规格设计PCB，保证电路能够稳定可靠的工作；2)设计扇出器硬件电路，根据图5所示原理设计扇出器；3)用VHDL语言设计触发模块，该部分是重点，根据图4指示的原理和触发模块的说明用VHDL实现该部分模块；4)触发源服务器FPGA内部固件的设计,根据图2，图3原理示意图用Altera的SOPC开发工具实现FPGA内部固件，并将上步实现的触发模块加入NIOSII系统；5)用VHDL实现编码匹配模块，该部分根据图5所示原理用VHDL实现数字脉冲电源内部编码匹配触发模块，该部分被嵌入到基于FPGA的数字电源控制器内部。6)控制计算机上位机软件设计，根据图8，图9，图10，用VC编写上位机计算机控制软件；7)根据图1搭建触发系统以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
权利要求1.一种数字脉冲电源同步定时触发系统，其特征在于包括与控制计算机互联的以现场可编程门阵列FPGA为硬件的触发源服务器，触发源服务器与一级扇出器相连，一级扇出器分别与多路无时间差的二级扇出器对应相连，二级扇出器与数字脉冲电源模块相连。
2.根据权利要求1所述的数字脉冲电源同步定时触发系统，其特征在于:所述的以现场可编程门阵列FPGA为硬件的触发源服务器内部结合的可编程片上系统SOPC分别与FPGA配置芯片、随机存储器、非易失性存储器、网络控制器、UART接口、JTAG芯片、时钟模块、光发送器、光接收器和供电模块的管脚对应连接，网络控制器与网络插孔RJ45模块相连。
3.根据权利要求1或2所述的数字脉冲电源同步定时触发系统，其特征在于:所述的以现场可编程门阵列FPGA为硬件的触发源服务器内部包括NIOSII内核，触发模块和网络芯片控制器与NIOSII内核互联，时钟模块与NIOSII内核相连，RAM控制器和外部FLASH控制器互联并与NIOSII内核相连。
4.根据权利要求1所述的数字脉冲电源同步定时触发系统，其特征在于:触发模块包括逻辑控制单元，逻辑控制单元通过Avalon总线与双口延时RAM和双口事件RAM相连，时钟模块通过定时器与逻辑控制单元相连，逻辑控制单元与串行移位器相连。
5.根据权利要求1所述的数字脉冲电源同步定时触发系统，其特征在于:所述的一级扇出器和二级扇出器为串行光信号扇出器，其包括复杂可编程逻辑器件CPLD硬件模块和与复杂可编程逻辑器件CPLD相连的光接收器和供电模块，复杂可编程逻辑器件CPLD和供电模块与I6路光驱动器相连，16路光驱动器与16路光发送器相连。
6.根据权利要求1所述的数字脉冲电源同步定时触发系统，其特征在于:所述的数字脉冲电源模块由32bit采样模块和匹配和延时模块组成。
专利摘要本实用新型涉及用于实现多台数字脉冲电源远程同步定时触发控制的一种数字脉冲电源同步定时触发系统。其特点在于包括与控制计算机互联的以现场可编程门阵列FPGA为硬件的触发源服务器，触发源服务器与一级扇出器相连，一级扇出器分别与多路无时间差的二级扇出器对应相连，二级扇出器与数字脉冲电源模块相连。该系统能实现离子加速器数字脉冲电源或相关工业领域多台数字脉冲电源按照设定的时间序列同步启动或者分组定时同步启动控制，满足了相关领域数字脉冲电源在远程控制方式下灵活定时同步启动的要求。
文档编号G05B19/042GK202995344SQ20122069421
公开日2013年6月12日 申请日期2012年12月15日 优先权日2012年12月15日
发明者赵江, 陈又新, 原有进, 高大庆, 王荣坤, 闫怀海, 周忠祖, 吴凤军, 黄玉珍, 燕宏斌, 冯秀明, 张华剑, 高亚林 申请人:中国科学院近代物理研究所