基于双dds的高逼真度转速信号模拟器的制造方法
【专利摘要】本发明涉及一种基于双DDS的高逼真度转速信号模拟器，其主要特征在于：转速信号模拟器由2个DDS和一个嵌入式控制器组成，其中第一DDS为第二DDS提供时钟脉冲信号，第二DDS在第一DDS时钟控制下周期性地将其RAM存储区的任意波形的数据逐点更新到D/A转换器生成任意波形，嵌入式控制器用于定义波形频率和波形数据，将波形数据加载到第二DDS的RAM存储区，并根据波形频率控制第一DDS产生时钟脉冲信号。优点：本发明采用双DDS技术生成复杂可变的转速模拟信号，信号波形可以任意定义，频率分辨率高，高效简洁地解决了航空发动机控制器硬件在环仿真试验中的转速信号高逼真度模拟问题，提高了仿真试验的逼真度。
【专利说明】基于双DDS的高逼真度转速信号模拟器
【技术领域】
[0001]本发明涉及的是一种基于双DDS的高逼真度转速信号模拟器，用于发动机控制器硬件在环仿真试验的高逼真度转速信号模拟器，它采用双DDS产生波形形状可以任意定义、波形频率可以连续调节的周期性信号，涉及到仿真技术、DDS技术、计算机技术等，属于航空发动机控制系统仿真【技术领域】。
【背景技术】
[0002]航空发动机广泛采用磁电脉冲式转速传感器测量转子的转速。磁电脉冲式转速传感器包括一个采用铁磁性材料制成的带齿的轮盘(也叫音轮)和一个磁感探头，磁感探头是用线圈环绕在一个永磁圆柱体上制成的，轮盘由发动机转子带动旋转。当轮盘转动，轮齿的齿顶和齿谷交替掠过磁感探头时，磁感探头磁路上的磁阻发生交替变化，导致磁场强度发生交替变化，从而在线圈上产生交变的感应电动势，该电动势的频率和幅度均与转速成正t匕。通常采用交流电动势的频率量表征转速大小。发动机控制器一般采用放大器和滞环比较器将原始的转速波形信号整形为脉冲方波信号，如果传感器安装位置不当，或者轮盘破损，将导致原始信号波形畸变，整形后的方波信号不规则甚至频率翻倍，对发动机控制系统的安全将造成严重威胁。
[0003]为了验证发动机控制器对磁电脉冲式转速传感器信号的适应能力，有必要模拟发生畸变的转速波形信号。传统的发动机转速信号模拟器通常采用简单的分频法得到频率可控的脉冲信号，无法模拟畸变的转速波形信号。
[0004]基于分频法的发动机转速信号模拟，即采用一个计数器对高频脉冲信号计数，当达到预定数值时输出一定频率的转速脉冲信号。分频法具有简单且易于实现的优点。但分频法存在两个明显的不足:一个是无法模拟实际转速信号因传感器安装位置的偏差或因轮盘的轮齿的不规则而造成的波形畸变；另一个是当转速频率升高时，分频法的精度将显著降低，而不能实现转速信号频率的连续精确模拟。上述缺陷将严重影响发动机控制器硬件在环仿真试验的逼真度，特别是不能模拟转速传感器的波形畸变故障模式，从而不能考核发动机控制器对转速信号波形畸变的适应能力。
[0005]DDS (Direct Digital Synthesis)直接数字频率合成技术是由 J.Tierney 和C.M.Tader 等人在 1971 年发表的《A Digital Frequency Synthesizer)) 一文中首次提出的。作为第三代频率合成技术，它突破了间接合成法(PLL)和直接模拟合成法的原理，它从“相位”的概念出发进行频率合成。这种方法不仅可以产生不同频率的正弦波，而且可以控制波形的初始相位，还可以用DDS方法产生任意波形。
【发明内容】
[0006]本发明提出的是一种基于双DDS的高逼真度转速信号模拟器，旨在解决以往航空发动机转速传感器模拟中存在的频率精度低、不具备畸变波形模拟能力问题，涉及使用相位累加器、时钟脉冲生成、波形数据存储RAM、高速D/A转换器及波形定义和控制软件等。[0007]本发明的技术解决方案:基于双DDS的高逼真度转速信号模拟器，其特征是包括用于提供时钟信号的第一 DDS，用于生成任意波形的第二 DDS，用于波形定义和控制的嵌入式控制器；其中嵌入式控制器的第一信号输出端连接第一 DDS，嵌入式控制器的第二信号输出端连接第二 DDS,第一DDS信号输出端将时钟脉冲信号分别输出给第二DDS中的相位累加器、任意波形数据RAM存储器、D/A转换器，由D/A转换器输出波形信号，所生成的信号波形可以任意定义、频率分辨率高，可以高逼真地模拟发动机转速传感器不规则周期信号。所述任意波形是指不局限于正弦、三角波、方波这几个标准波形，波形形状可以通过波形数据任意定义。
[0008]本发明的优点:采用双DDS技术生成复杂可变的转速模拟信号，信号波形可以任意定义，频率 分辨率高，高效简洁地解决了航空发动机控制器硬件在环仿真试验中的转速信号高逼真度模拟问题，提高了仿真试验的逼真度。
【专利附图】
【附图说明】
[0009]附图1是本发明的DDS原理图。
[0010]附图2是本发明的双DDS原理图。
[0011]附图3是本发明的双DDS高逼真度转速信号模拟器硬件框图。
[0012]附图4是本发明的AD9106硬件连接图。
[0013]附图5是本发明的CRIO和AD9106接口图。
[0014]附图6是本发明的74LVC4245硬件图。
[0015]附图7是本发明的上位机软件界面图。
[0016]附图8是本发明的第一 DDS产生的IMHZ时钟脉冲波形图。
[0017]附图9是本发明的第二 DDS产生的IKHZ频率波形图。
[0018]附图10是本发明的用户自定义波形图。
【具体实施方式】
[0019]如图1所示，DDS由相位累加器、正弦信号存储器、D/A转换器、低通滤波器组成。
DDS系统的核心是相位累加器，它由加法器和位相位寄存器组成。每一个系统周期内，相位
累加器将频率控制字和之前的累加值相加，得到新的累加值，并且输出给正弦信号存储器。
正弦查询表包含一个周期正弦波的数字幅度信息，每个地址对应正弦波中0-360°范围的一
个相位点。正弦信号存储器经过查表，将得到的信号幅度值输出给D/A转换器，经过低通滤
-,M
波器输出波形。假设频率控制字为K，相位累加器为M位，相位寄存器每经过二个fc时钟
K
后回到初始状态，相应地正弦查询表经过一个循环回到初始位置，整个DDS系统输出一个
正弦波。假设系统时钟频率为fC，输出频率为fout,则输出信号频率fOUt = K乌。
Im
[0020]如图2所示，本发明采用双DDS设计，第一 DDS作用是产生第二 DDS所需的系统时钟fc，即在系统时钟fs的作用下，第一 DDS的相位累加器通过累加频率控制字M1，将结果
送给低、高电平信号存储器进行查表并输出，相位寄存器每经过二个fs时钟后回到初始状
Ml态；第二 DDS作用是生成所需的频率信号fout:在系统时钟fc的作用下，相位累加器通过
累加频率控制字M2，将结果送给正弦信号存储器进行查表，再经过D/A转换器输出任意波
形信号fout。相位寄存器每经过L个fc时钟后回到初始状态，相应地正弦查询表经过一
个循环回到初始位置，整个第二 DDS系统输出一个完整周期的波形。
[0021]所述的第一 DDS采用CRIO嵌入式控制器，并由DDS思想进行FPGA编程构建，设置相位累加器大小为M ;在每一个系统时钟周期，相位累加器将设置的控制字和原累加值进行累加，得到新的累加值。新的累加值经过对比查表，得到翻转或不翻转的信号状态并进行输出。
[0022]所述的第二 DDS由带RAM存储区的高速DDS集成芯片构建，高速DDS集成芯片包括RAM存储区、DDS模块和D/A转换模块，并且具有高速D/A更新能力。
[0023]所述的嵌入式控制器是NI CRIO实时嵌入式控制器，由NI CRIO机箱和IO模块构建。NI CRIO实时嵌入式系统为确定性LabVIEW Real-Time应用提供了强大的独立式或网络化执行能力，每个CRIO系统包含一个可重配置现场编程门阵列(FPGA)，可实现自定义定时、触发和数据处理。嵌入式控制器主要负责对任意波形频率和波形数据进行具体的定义，并负责对第一 DDS输出频率控制以及向第二 DDS的RAM加载波形数据，任意波形数据通过数据文件或者逐点定义的方式产生，波形频率f可以任意定义，波形数据通过通信接口加载到第二 DDS，波形频率用于控制第一 DDS，使其产生频率为N*f的脉冲方波信号作为第二DDS的时钟源。
[0024]第一 DDS为第二 DDS提供时钟脉冲信号，第二 DDS在第一 DDS时钟控制下周期性将其RAM存储区的任意波形的数据逐点更新到D/A转换器生成任意波形，再由嵌入式控制器定义波形频率和波形数据，将波形数据加载到第二 DDS的RAM存储区，并根据波形频率控制第一 DDS产生时钟脉冲信号。
实施例
[0025]基于CR10-9074和AD9106的双DDS高逼真度转速信号模拟器。
[0026]第一 DDS采用CRIO嵌入式控制器，并由DDS思想进行FPGA编程构建。本发明实施例选用NI CR10-9074机箱，该机箱具备400MHz主频的CPU和200万门电路的FPGA，可以用于定制I/O控制。根据高精度的转速传感器设计需求，配置了 I块高速8位DIO模块NI9401，用于双DDS方式的4路转速传感器信号模拟。采用DDS思想编程控制NI CR109074和NI 9401板卡输出时钟脉冲信号。设置相位累加器位数M=25，大小为225，在每一个系统时钟周期，相位累加器将设置的控制字和原累加值进行累加，得到新的累加值。新的累加值经过对比查表，得到翻转或不翻转的信号幅度值，再通过NI9401板卡进行输出。
[0027]第二 DDS采用高度集成化的AD9106芯片构建。AD9106波形发生器是高性能四通道DAC，集成片上模式存储器，用于复杂波形生成，具有直接数字频率合成器(DDS)。该DDS是一个12位输出、最高180 MHz的主机时钟正弦波发生器，带24位调谐字，支持10.8 Hz/LSB的频率分辨率。该DDS具有针对全部四个DAC的单路频率输出，以及针对每个DAC的独立可编程相移输出。SRAM数据可包含直接生成的存储波形、施加于DDS输出或DDS频率调谐字的幅度调制模式。内置模式控制状态机允许用户对全部四个DAC的模式周期以及每个DAC通道信号输出的周期内起始延迟进行编程。SPI接口用于配置数字波形发生器，并将模式载入SRAM。在数字信号传送至四个DAC的过程中对信号进行增益调节和失调调节。电路连接如图4所示。第一 DDS信号通过7.MCLCK连入AD9106，用CMOS方式和AD9106进行连接。通讯方式上通过1.CLCK 2.DATA 4.CS，3线SPI模式和CRIO相连，如图5所示。由于CRIO产生的信号电平为5V，需要连接一个电平匹配芯片74LVC4245进行电平匹配，如图6所示。差分放大电路采用AD620和0P77进行设计。电源模块设计采用24V转正负12V模块以及二阶低通滤波，再通过芯片转换为5V和3.3V为AD9106和74LVC4245供电。
[0028]AD9106寄存器设置方面，按照如下顺序写入寄存器:
1.在地址OXlE写入0X4，使能片内SRAM写入。
[0029]2.在地址0X600(T0X6FFF写入连续波形数据。
[0030]3.在地址OXlE写入0X10，禁止片内SRAM写入。
[0031]4.在地址OXlF写入0X0，模式连续运行。
[0032]5.在地址 0X27 写入 0X0，使能 DACl 从 RAM 的 START_ADDR1 到 ST0P_ADDR1 部分读取的波形。
[0033]6.在地址0X35写入0X4000，设置DACl数字增益。0X4000为最大值，即2倍。
[0034]7.在地址OXOT写入0X0，设置DACl的读取起始地址，这里为0X6000。
[0035]8.在地址0X5E写入0X130，设置DACl的读取终止地址，这里为0X6013。
[0036]9.在地址0X29写入0X14，设置模式周期寄存器值，为数据长度。
[0037]10.在地址 OXlE 写入 0X1，设置 RUN BIT=I。
[0038]11.在地址OXlD写入0X1，更新模式寄存器。
[0039]本发明的嵌入式控制器主要负责对任意波形频率和波形数据进行具体的定义。嵌入式控制器上位机软件采用NI Labview软件编写，提供波形定义、频率设置界面，负责控制CRIO生成第一 DDS时钟脉冲，并对AD9106的寄存器和片内RAM进行设置。上位机用户软件界面如图7所示，左边为片内RAM设置，右边为第一 DDS设置。用户只需在左边填入所需的波形数据，再将所需输出的频率fout*波形点数N/225填入freq_scaled即可。duty_cycle占空比默认0.5，phase_offset偏置默认O无需修改。图8为第一 DDS产生的IMHZ时钟脉冲波形图，图9为第二 DDS产生的IKHZ频率波形图，图10为第二 DDS产生的用户自定义波形。
【权利要求】
1.基于双DDS的高逼真度转速信号模拟器，其特征是包括用于提供时钟信号的第一DDS，用于生成任意波形的第二 DDS，用于波形定义和控制的嵌入式控制器；其中嵌入式控制器的第一信号输出端连接第一 DDS，嵌入式控制器的第二信号输出端连接第二 DDS，第一DDS信号输出端将时钟脉冲信号分别输出给第二DDS中的相位累加器、任意波形数据RAM存储器、D/A转换器，由D/A转换器输出波形信号，所生成的信号波形和频率根据转速传感器的信号特征任意定义，高逼真地模拟发动机转速传感器的不规则周期信号；所述任意波形是指不局限于正弦、三角波、方波这几个标准波形，波形形状可通过波形数据任意定义。
2.根据权利要求1所述的基于双DDS的高逼真度转速信号模拟器，其特征是所述用于提供时钟信号的第一 DDS，所提供的时钟信号为脉冲方波信号，作为第二 DDS的时钟源，且该时钟源的频率是目标模拟频率f的N倍，其中N为第二 DDS内周期波形数据的点数，一般取100点左右；该信号是基于DDS的思想，得到频率连续可控的脉冲方波信号，该信号的频率是N*f。
3.根据权利要求1所述的基于双DDS的高逼真度转速信号模拟器，其特征是所述的用于生成任意波形的第二 DDS，其时钟信号来自第一 DDS的脉冲方波信号，具备可保存任意波形的N个数据点数据的RAM存储区和高速D/A转换器，在时钟信号的控制下，周期性地提取波形数据逐点更 新D/A，输出任意波形。
4.根据权利要求1所述的基于双DDS的高逼真度转速信号模拟器，其特征是所述的嵌入式控制器是NI CRIO实时嵌入式控制器，由NI CRIO机箱和IO模块构建，NI CRIO实时嵌入式系统为确定性LabVIEW Real-Time应用提供了强大的独立式或网络化执行能力，每个CRIO系统包含一个可重配置现场编程门阵列FPGA，实现自定义定时、触发和数据处理；负责对任意波形频率和波形数据进行具体的定义，并负责对第一 DDS输出频率控制以及向第二 DDS的RAM加载波形数据，任意波形数据通过数据文件或者逐点定义的方式产生，波形频率能任意定义，波形数据通过通信接口加载到第二 DDS，波形频率用于控制第一 DDS，使其产生频率为N*f的脉冲方波信号作为第二 DDS的时钟源。
5.根据权利要求2所述的基于双DDS的高逼真度转速信号模拟器，其特征是基于DDS思想，设置一个M位的相位累加器，根据第二 DDS时钟源需求的频率N*f、第一 DDS系统时钟频率f S，得到一个控制字TW, TW = 2m_1 *N * f/fs,相位累加器在fs的控制下利用TW进行累加，累加器溢出时，翻转输出脉冲的电平，从而得到频率为N*f的脉冲方波信号。
6.根据权利要求1或4所述的基于双DDS的高逼真度转速信号模拟器，其特征是所述的第一 DDS采用NI CRIO嵌入式控制器，并基于DDS思想进行FPGA编程构建，第二 DDS由带RAM存储区的高速DDS集成芯片构建，第一 DDS为第二 DDS提供时钟脉冲信号，第二 DDS在第一 DDS时钟控制下周期性将其RAM存储区的任意波形的数据逐点更新到D/A转换器生成任意波形，再由嵌入式控制器定义波形频率和波形数据，将波形数据加载到第二 DDS的RAM存储区，并根据波形频率控制第一 DDS产生时钟脉冲信号；第一 DDS采用DDS的思想进行FPGA编程构建，设置相位累加器大小为M位；在每一个系统时钟周期，相位累加器将设置的控制字和原累加值进行累加，得到新的累加值，新的累加值经过对比查表，得到翻转或不翻转的信号状态并进行输出。
7.根据权利要求6所述的基于双DDS的高逼真度转速信号模拟器，其特征是所述的采用带RAM存储区的高速DDS集成芯片实现第二 DDS，高速DDS集成芯片包括RAM存储区、DDS模块和D/A转换模块，并且具有高速D/A更新能力 。
【文档编号】G05B17/02GK103926844SQ201410147408
【公开日】2014年7月16日 申请日期:2014年4月14日 优先权日:2014年4月14日
【发明者】张天宏, 林忠麟, 黄向华 申请人:南京航空航天大学