适于平板探测器的像素数据读取电路的制作方法
【专利摘要】本实用新型涉及一种适于平板探测器的像素数据读取方法及一种采用该方法的像素数据读取电路，所述方法为将当前像素的绝对值与相邻像素的绝对值进行差分运算形成相应的差值，将该差值进行模数转化，以该差值数据或计算获得的相应绝对值数据作为当前像素的数据输出。所述电路包括采样保持电路、差分放大电路、ADC、DAC和可编程控制器，所述差分放大器的一个输入端接入所述采样保持电路的输出信号，另一个输入端接入DAC的输出信号，所述ADC的输入端接入所述差分放大器输出的差分信号。本实用新型可利用位数较小的ADC完成高精度的读出并降低同样质量数据传输对带宽的需求，主要用于非晶硅平板探测器及其他适宜平板探测器的像素数据读取。
【专利说明】适于平板探测器的像素数据读取电路
【技术领域】
[0001]本实用新型涉及一种适于平板探测器的像素数据读取电路，主要用于非晶硅平板探测器及其他适宜平板探测器的像素数据读取，特别是医用X射线检测。
【背景技术】
[0002]现有非晶硅平板探测器中，行列选通电路依次将各个像素上积累的电荷耦合到采样保持电路并由ADC转换为数字信号，为了获得足够高的测量精度，需要ADC有足够高的位数，现有ADC主要类型包括积分型、逐次逼近型、并行比较型/串并行型、Σ-Λ调制型、电容阵列逐次比较型及压频变换，高位数的ADC不仅转换速度较慢，还给数据传输带来较大压力，这两个因素限制了高精度平板探测器读出速度的提升，而增加ADC和数据传输总线的数目尽管也可以增加整体的读出速度，但由于成本、空间和系统复杂度的限制，不能无限制的增加ADC数目。
实用新型内容
[0003]为克服现有技术的上述缺陷，本实用新型提供了一种适于平板探测器的像素数据读取电路，可利用位数较小的ADC完成高精度的读出并降低同样质量数据传输对带宽的需求。
[0004]本实用新型所采用的技术方案:
[0005]一种适于平板探测器的像素数据读取电路，其包括采样保持电路、差分放大电路、ADC、DAC和可编程控制器，所述差分放大器的一个输入端接入所述采样保持电路的输出，另一个输入端接入DAC的输出，所述ADC的输入端接入所述差分放大器输出的差分信号,所述可编程控制器设有用于连接数据接口电路的数据输出端、用于连接采样保持电路的采样控制信号输出端和用于连接DAC的参考数据输出端。
[0006]优选地，所述采样保持电路的输入端连接选通电路的耦合电压信号输出端。
[0007]优选地，所述可编程控制器为FPGA。
[0008]优选地，所述ADC为相互并联的两个，其中一个具有较高的位数，用于绝对值信号的模数转换，另一个具有较低的位数，用于差值信号的模数转换。
[0009]本实用新型的有益效果:利用医用X射线平板探测器及其他适宜场合下相邻像素变化量较小的特点，对相邻像素的差分量进行读出取代传统的对每个像素的绝对值进行读出，在达到相同读出精度的情况下使用位深较小的ADC并获得更快的读出速度，使性能得以大幅度提升，对于相邻像素变化量大于全量程1/2""1而小于l/2m时，使用η位的ADC及n+m位的DAC可以达到使用n+m位的ADC相同的分辨率，而此时传输的数据量为使用常规ADC读出所需传输的数据量的n/(n+m)，当数据传输为系统速度主要瓶颈时，该实用新型可以提高系统速度(m/n)*100%。例如，当相邻像素变化量小于量程的10%，若要达到14位分辨，则可以使用11位ADC，传输速度可以提高27%。
【专利附图】
【附图说明】
[0010]图1是本实用新型涉及的一种电路图；
[0011]图2是本实用新型涉及的另一种电路图；
[0012]图3是本实用新型涉及的第三种电路图。
【具体实施方式】
[0013]如图1-3所示，本实用新型的主要硬件构成包括采样保持电路、差分放大电路、ADC、DAC和FPGA，由选通电路耦合来的电压信号通过Vin端接入采样保持电路，保持住的电压信号通过差分放大器与DAC (数模转换器)输出的参考电压进行差分；差分结果送到ADC(模数转换器)转换为数字信号，该数字信号由FPGA (现场可编程门阵列)读入，并送到数据接口向外传输，同时FPGA根据DAC的设定值与ADC的读入值计算出输入信号的绝对值，存储该绝对值，并在后续相应差分运算中经DAC转换成模拟信号后，作为相应像素的参考电压。
[0014]所述FPGA控制整个过程的运行。
[0015]所述采用保持电路、差分放大电路、ADC、DAC和FPGA可以采用任意适宜的现有技术。
[0016]在上述技术方案的基础上，还可以进行下列任意一项或任意多项改进:
[0017](a) FPGA换为其他类型的可编程控制器/设备(例如专用集成电路ASIC)用于实现相同功能。
[0018](b)新增一个位数较高的ADC用于直接测量第一个像素的绝对值，并将该绝对值用于后续相应的运算。
[0019](c)利用位数较高的ADC，在测量第一个像素时使用全量程或较多位数，而在测量差值时只利用一部分位宽(采用较少位宽的ADC)。
[0020]如图3所示，当设有一个较高位数的ADC2和一个较低位数ADCl时，这两个ADC相互并联，在FPGA的控制下进行各自相应的工作。
[0021]本实用新型的基本工作原理和工作方法可以为:将当前像素的绝对值与已有的相邻像素的绝对值进行比较，生成当前像素的绝对值与所述相邻像素的绝对值之间的差值，将该差值进行模数转化生成相应的差值数据，以该差值数据作为所述当前像素的数据输出，或者依此差值数据及所述相邻像素的绝对值数据计算所述当前像素的绝对值数据，以计算获得的所述当前像素的绝对值数据作为所述当前像素的数据输出。
[0022]优选地，所述相邻像素为下列任意一种:
[0023](I)同一帧图像中，与所述当前像素位于同一行的相邻像素；
[0024](2)同一帧图像中，与所述当前像素位于同一列的相邻像素；
[0025](3)相邻帧图像中，与所述当前像素位于同一位点的像素。
[0026]优选地，以采样保持电路采集当前像素的绝对值并送入差分放大器，以DAC将来自所述可编程控制器的所述相邻像素的绝对值数据转换为所述相邻像素的绝对值并送入所述的差分放大器，所述差分放大器对来自采样保持电路的所述当前像素的绝对值和来自DAC的所述相邻像素的绝对值就行差分运算，生成相应的差值，该差值经ADC转换后形成所述当前像素的差值数据进入所述的可编程控制器，所述可编程控制器依据所述当前像素的差值数据和所述相邻像素的绝对值数据计算获得所述当前像素的绝对值数据，以所述当前像素的差值数据或绝对值数据作为所述当前像素的数据输出。
[0027]优选地，所述可编程控制器为FPGA，所述像素的绝对值为由选通电路耦合来的涉及该像素的电压。
[0028]优选地，所述可编程控制器存储其计算获得的当前像素的绝对值数据，以备后续数据处理时使用，例如，在后续进行某像素的读数时，以现在的所述当前像素为该后续读数的像素的相邻像素。
[0029]优选地，用于非晶硅平板探测器，在逐行读取单一帧图像的情形下，包含下列步骤:
[0030](a) FPGA控制采样保持电路中的相应场效应管断开，然后控制平板探测器读出驱动电路选通第一个像素，FPGA输出初始值数据到DAC ；
[0031](b)ADC读入差分信号并将生成的差值数据传输给FPGA ；
[0032](c) FPGA判断ADC信号是否饱和，若饱和则设置DAC值为当前值加ADC值并返回步骤(b)，若没有饱和则输出第一个像素绝对值并进入步骤(d);
[0033](d) FPGA控制采样保持电路中的相应场效应管导通，释放采样保持电路中的电容的电量，并再次断开相应场效应管；然后控制平板探测器读出驱动电路选通下一个像素；
[0034](e) ADC读入差分信号(差值)并将生成该像素的差值数据传输给FPGA ；
[0035](f)FPGA计算出该像素的绝对值数据，输出该像素的所述差值数据至数据接口电路或者输出该像素的绝对值数据至数据接口电路；
[0036](g)若该像素为该行最后一个像素，则设置下一个像素为下一行的第一个像素，并将当前行第一个像素的绝对值数据输出到DAC，否则输出当前像素的绝对值数据到DACj^DAC转换后作为所述下一个像素差分运算的相邻像素的绝对值；
[0037](h)若为本帧最后一个像素则结束，否则重复步骤(d)- (f)0
[0038]优选地，当读取连续帧图像时，第一帧图像的读取方式与同单一帧，后续帧图像读取第一个像素值时DAC的初始值设置为上一帧图像第一个像素的绝对值，其他像素的读取方式与上述单一帧图像的读取方式相同。
[0039]优选地，对于第一个像素，直接测量其绝对值并使用一个位数较高的ADC进行所述第一个像素的绝对值的模数转换，将该绝对值用于后续相应像素的差值计算，对于后续的像素，计算其与相邻像素的差值，使用具有较少位宽的ADC进行所述差值的模数转换。
[0040]本说明书公开的各优选技术手段，除特别说明外及一个优选技术手段为另一技术手段的进一步限定外，均可以任意组合，形成若干不同的技术方案。
【权利要求】
1.一种适于平板探测器的像素数据读取电路，其特征在于包括采样保持电路、差分放大电路、ADC、DAC和可编程控制器，所述差分放大器的一个输入端接入所述采样保持电路的输出，另一个输入端接入DAC的输出，所述ADC的输入端接入所述差分放大器输出的差分信号，所述可编程控制器设有用于连接数据接口电路的数据输出端、用于连接采样保持电路的采样控制信号输出端和用于连接DAC的参考数据输出端。
2.如权利要求1所述的数据读取电路，其特征在于所述采样保持电路的输入端连接选通电路的耦合电压信号输出端。
3.如权利要求2所述的数据读取电路，其特征在于所述可编程控制器为FPGA。
4.如权利要求1、2或3所述的数据读取电路，其特征在于所述ADC为相互并联的两个，其中一个具有较高的位数，用于绝对值信号的模数转换，另一个具有较低的位数，用于差值信号的模数转换。
【文档编号】G05B19/042GK204215185SQ201420550944
【公开日】2015年3月18日 申请日期:2014年9月24日 优先权日:2014年8月28日
【发明者】曹文田, 皱宇斌 申请人:北京海思威科技有限公司