半导体装置的制造方法
【专利摘要】本发明涉及半导体装置。目的在于提供能够在电压调节器生成的内部电源电压高压化时从该内部电源电压保护内部电路的半导体装置。具有：电压调节器，基于电源电压来生成内部电源电压，将其施加到电源线；内部电路，经由电源线和接地线接受内部电源电压的供给；以及保护电路，包含被达林顿连接的每一个PNP型的第一~第N晶体管，第一~第N晶体管各自的集电极端子连接于接地线，第一~第N晶体管之中的第一晶体管的发射极端子连接于电源线，并且，第N晶体管的基极端子连接于接地线。
【专利说明】
半导体装置
技术领域
[0001]本发明涉及半导体装置，特别是涉及形成有电压调节器和保护电路的半导体装置。
【背景技术】
[0002]作为半导体装置，已知有包含生成比经由电源端子供给的电源电压低的内部电源电压并且利用该内部电源电压使内部电路工作的电压调节器的半导体装置。此外，提出了设置有这样的电压调节器以及对伴随着在半导体装置外发生的静电放电(以下，称为ESD)的高电压经由电源端子被施加到内部电路中的情况进行防止的ESD保护电路的半导体装置(例如参照专利文献I)。
[0003]该ESD保护电路在内部电源电压用的电源线的电压值为规定的电压值以上的高电压且该电压的上升时间比较短的情况下，将电源线与接地线强制性地连接(保护功能)，由此，从伴随着ESD的高电压保护内部电路。
[0004]现有技术文献专利文献
专利文献1:日本特开2010-3982号公报。
[0005]发明要解决的课题
可是，在上述的那样的ESD保护电路中，在通过电压调节器由于外部噪声的影响而进行错误工作来输出比内部电路的耐压高的内部电源电压的情况下，存在其保护功能不工作的可能性。也就是说，在电压调节器所包含的例如P沟道MOS(metal-oxide_semiconductor，金属氧化物半导体)型的输出晶体管的栅极电压由于外部噪声的影响而降低的情况下，内部电源电压増加。然而，伴随着这样的输出晶体管的栅极电压的降低的内部电源电压的増加推移比由ESD造成的电压的増加推移缓慢，因此，产生保护功能不工作的情况。
【发明内容】
[0006]因此，本发明的目的在于提供一种能够在电压调节器生成的内部电源电压高压化时从该内部电源电压保护内部电路的半导体装置。
[0007]用于解决课题的方案
本发明的半导体装置具有:电压调节器，基于电源电压来生成具有比所述电源电压的电压值低的电压值的内部电源电压，将所述内部电源电压施加到电源线；内部电路，经由所述电源线和接地线接受所述内部电源电压的供给；以及保护电路，包含被达林顿连接的每一个PNP型的第一?第N晶体管，所述第一?第N晶体管各自的集电极端子连接于所述接地线，所述第一?第N晶体管之中的第一晶体管的发射极端子连接于所述电源线，并且，所述第一?第N晶体管之中的第N晶体管的基极端子连接于所述接地线，其中，N为2以上的整数。
[0008]此外，本发明的其他的半导体装置具有:电压调节器，经由P沟道MOS型的输出晶体管将具有比电源电压的电压值低的电压值的内部电源电压施加到电源线；内部电路，经由所述电源线和接地线接受所述内部电源电压的供给；以及保护电路，连接于所述电源线和所述接地线，根据所述电源线的电压的増加来抑制所述电源线的电压増加，对所述输出晶体管的源极端子施加所述电源电压，在所述输出晶体管的栅极端子和所述源极端子间设置有将所述输出晶体管的栅极源极间电压钳位在比所述电源电压低的规定的电压值的钳位回路。
[0009]发明效果
在本发明中，将以下的保护电路连接于基于电源电压来生成内部电源电压并且将其经由电源线和接地线供给到内部电路中的电压调节器。即，设置有具有如下结构的保护电路:将被达林顿连接的每一个PNP型的第一?第N晶体管各自的集电极端子连接于接地线，将这些第一?第N晶体管之中的第一晶体管的发射极端子连接于电源线，并且，将第N晶体管的基极端子连接于接地线。
[0010]根据这样的保护电路，即使由电压调节器生成的内部电源电压由于外部噪声的影响而高电压化，也能够从该高电压保护内部电路。
[0011]进而，在本发明中，在电压调节器所包含的输出晶体管即基于供给到源极端子的上述电源电压将该内部电源电压输出到电源线的P沟道MOS型的输出晶体管的栅极端子和源极端子间设置有将该栅极源极间电压钳位在比电源电压低的电压值的钳位电路。根据这样的结构，与未设置该钳位电路的结构相比，在内部电源电压高电压化时流入到电源线的电流量变低。因此，能够使流入该电流的第一晶体管的晶体管尺寸变小，谋求保护电路的小规模化。
【附图说明】
[0012]图1是示出本发明的半导体装置100的结构的电路图。
[0013]图2是示出放大部12的内部结构的一个例子的电路图。
[0014]图3是示出放大部12的内部结构的另一个例子的电路图。
【具体实施方式】
[0015]以下，参照附图并详细地说明本发明的实施例。
[0016]图1是示出本发明的半导体装置100的结构的一个例子的电路图。半导体装置100如图1所示那样包含电压调节器(regulator)10、担负该半导体芯片的主要功能的内部电路20、以及高电压保护电路30。这些电压调节器10、内部电路20以及高电压保护电路30被形成于半导体芯片。
[0017]电压调节器10基于经由电源端子Tl供给的电源电压VDD以及经由接地端子T2供给的接地电位VSS来生成比该电源电压VDD低且具有固定的电压值的内部电源电压Vd，将其经由电源线Lvg供给到内部电路20中。
[0018]如图1所示，电压调节器10具有基准电压生成部11以及放大部12。
[0019]基准电压生成部11基于被施加到接地线L?的接地电位VSS来生成具有规定的电压值的基准电压RV，并将其供给到放大部12的运算放大器OP的非反相输入端子。运算放大器OP的输出端子连接于电源线Lvg以及电阻Rl的一端。电阻R2的一端连接于电阻Rl的另一端，该电阻R2的另一端连接于接地线LGND。
[0020]由电阻Rl和R2构成的分压电路将对电源线Lvg的电压即内部电源电压Vd进行分压后的分压电压DV供给到运算放大器OP的反相输入端子。
[0021]图2是示出包含上述的运算放大器0P、电阻Rl和R2的放大部12的内部结构的一个例子的电路图。在图2中，运算放大器OP具有恒定电流源GA、n沟道MOS型的晶体管N1~N6、以及P沟道MOS型的晶体管P1~P5。
[0022]向晶体管NI的栅极端子供给上述的基准电压RV，其源极端子连接于晶体管N2的源极端子和晶体管N3的漏极端子。再有，晶体管NI的栅极端子相当于运算放大器OP的非反相输入端子。晶体管NI的漏极端子连接于晶体管Pl的栅极端子和漏极端子。进而，晶体管P4的栅极端子连接于晶体管NI的漏极端子。
[0023]向晶体管N2的栅极端子供给利用电阻Rl和R2对内部电源电压Vd进行分压后的分压电压W。再有，晶体管N2的栅极端子相当于运算放大器OP的反相输入端子。晶体管N2的漏极端子连接于晶体管P2的栅极端子和漏极端子。进而，晶体管P3的栅极端子连接于晶体管N2的漏极端子。
[0024]经由接地线Und对晶体管N3的源极端子施加接地电位VSS，其栅极端子连接于晶体管N4的栅极端子和漏极端子。经由接地线Lcnd对晶体管N4的源极端子施加接地电位VSS。电流源GA接受电源电压VDD的供给而生成规定的固定电流，将其向晶体管N4的漏极端子送出。
[0025]对晶体管P1~P4各自的源极端子施加电源电压VDD。晶体管P3的漏极端子连接于晶体管N5的漏极端子和栅极端子。进而，晶体管N6的栅极端子连接于晶体管P3的漏极端子。晶体管P4的漏极端子连接于晶体管P5的栅极端子和晶体管N6的漏极端子。经由接地线Lgnd对晶体管N5和N6各自的源极端子施加接地电位VSS。
[0026]对作为输出晶体管的晶体管P5的源极端子施加电源电压VDD，其漏极端子连接于电源线Lvg ο再有，以后，也将晶体管P5称为输出晶体管。
[0027]再有，对晶体管P1~P5各自的背栅(back gate)施加电源电压VDD，经由接地线Lgnd对晶体管N1~N6各自的背栅施加接地电位VSS。
[0028]根据上述的结构，电压调节器10基于电源电压VDD来生成具有分压电压DV的电压值与基准电压RV的电压值的差分值所对应的电压值的内部电源电压Vd，将其经由输出晶体管(P5)施加到电源线Lvg。也就是说，输出晶体管(P5)将对电源线Lvg的电压进行分压后的分压电压DVV与基准电压RV的差分值所对应的电压作为内部电源电压Vd施加到电源线Lvc。由此，经由输出晶体管(P5)施加到电源线Lvc的内部电源电压Vd经由该电源线Lvc被供给到内部电路20。
[0029]高电压保护电路30连接于电源线Lvc和接地线L?，根据电源线Lvc的电压増加来抑制该电源线Lvc的电压増加。也就是说，高电压保护电路30进行在由电压调节器10施加到电源线Lvg的内部电源电压Vd増加的情况下抑制该内部电源电压Vd的増加这样的保护工作。
[0030]高电压保护电路30如图1所示那样包含将每一个为双极型的PNP晶体管的晶体管Q1~Q3达林顿(Darlington)连接的电路。晶体管Q1~Q3各自的集电极端子连接于接地线Lgnd。进而，晶体管Q1~Q3之中的晶体管Ql的发射极端子连接于电源线Lvg，并且，晶体管Q3的基极端子连接于接地线Lcnd。
[0031]在以下，假设PNP型的晶体管的阈值电压、内部电路20的通常电源电压和电源耐电压的每一个为阈值电压:0.6伏特
通常电源电压:1.5伏特
电源耐电压:4.0伏特
来说明高电压保护电路30的工作。
[0032]如图1所示那样将3个晶体管Q1~Q3达林顿连接后的结构中的阈值电压的总计即总计阈值电压为(0.6伏特X3) = l.8伏特。因此，在由电压调节器10生成的内部电源电压Vd维持比阈值电压(1.8伏特)低的通常电源电压(1.5伏特)的期间，晶体管Q1~Q3为截止状态。因此，在此期间，具有通常电源电压(1.5伏特)的内部电源电压Vd直接经由电源线Lvc被供给到内部电路20中。
[0033]在此，当包含在电压调节器10中的输出晶体管(P5)的栅极电压由于外部噪声的影响而降低时，与其成反比例地，从输出晶体管(P5)输出的内部电源电压Vd的电压值増加。此时，当由电压调节器10生成的内部电源电压Vd的电压值变得比上述的总计阈值电压(1.8伏特)高时，晶体管Q1~Q3的每一个为导通状态(保护工作)。由此，电流经由晶体管Ql的发射极端子和集电极端子在电源线Lvc和接地线Und间流动。因此，在此期间，在输出晶体管的导通电阻与高电压保护电路30的晶体管Ql的导通电阻匹配的时间点，内部电源电压Vd的増加停止。
[0034]因此，根据上述的保护工作，即使由电压调节器10生成的内部电源电压Vd由于外部噪声的影响而増加，也能够在到达内部电路20的电源耐电压(4.0伏特)之前使其电压值的増加停止而钳位(clamp )。
[0035]再有，在图1所示的高电压保护电路30中，采用了使双极型的PNP晶体管(Ql?Q3)达林顿连接为3级的结构，但是，其级数并不限定于3级。即，作为高电压保护电路30，只要采用以各PNP晶体管的总计阈值电压成为比使内部电路20工作的通常电源电压高且比内部电路
20的电源耐电压低的电压值那样的级数使PNP晶体管达林顿连接的结构即可。
[0036]图3是示出包含在电压调节器10中的放大部12的另一内部结构的一个例子的电路图。再有，在图3所示的结构中，除了在输出晶体管(P5)的栅极端子与电源线Lvc之间设置有钳位电路CP的方面之外的其他的结构与图2所示的结构相同。
[0037]在图3中，钳位电路CP是将每一个为PN结型的二极管D1~D3串联连接后的电路。此时，二极管Dl的阳极端子连接于输出晶体管(P5)的源极端子。二极管D3的阴极端子连接于晶体管P5的栅极端子。根据这样的结构，钳位电路CP将输出晶体管(P5)的栅极源极间电压钳位在比电源电压VDD低且比输出晶体管(P5 )的阈值电压高的电压值。
[0038]在以下，假设PNP晶体管的阈值电压、内部电路20的通常电源电压和电源耐电压分别为
阈值电压:0.6伏特通常电源电压:1.5伏特电源耐电压:4.0伏特
来说明在采用了包含具有图3所示的结构的放大部12的电压调节器10的情况下进行的高电压保护电路30的工作。
[0039]如图1所示那样将3个晶体管Q1~Q3达林顿连接后的结构中的阈值电压的总计即总计阈值电压为(0.6伏特X3) = l.8伏特。因此，在由电压调节器10生成的内部电源电压Vd维持比阈值电压(1.8伏特)低的通常电源电压(1.5伏特)的期间，晶体管Q1~Q3为截止状态。因此，在此期间，具有通常电源电压(1.5伏特)的内部电源电压Vd直接经由电源线Lvc被供给到内部电路20中。
[0040]在此，当包含在电压调节器10中的输出晶体管(P5)的栅极电压由于外部噪声的影响而降低时，与其成反比例地，从输出晶体管(P5)输出的内部电源电压Vd的电压值増加。此时，当由电压调节器10生成的内部电源电压Vd的电压值变得比上述的总计阈值电压(1.8伏特)高时，晶体管Q1~Q3的每一个为导通状态(保护工作)。由此，电流经由晶体管Ql的发射极端子和集电极端子在电源线Lvc和接地线Und间流动。因此，在此期间，在输出晶体管的导通电阻与高电压保护电路30的晶体管Ql的导通电阻匹配的时间点，内部电源电压Vd的増加停止。
[0041]因此，根据上述的保护工作，即使由电压调节器10生成的内部电源电压Vd由于外部噪声的影响而増加，也能够在到达内部电路20的电源耐电压(4.0伏特)之前使其电压值的増加停止而钳位。
[0042]再有，输出晶体管的导通电阻与高电压保护电路30的晶体管Ql的导通电阻匹配的时间点根据晶体管Ql的晶体管尺寸与输出晶体管的晶体管尺寸的尺寸比来决定。
[0043]此时，输出晶体管的晶体管尺寸根据由与电源电压VDD有关的电源规格规定的最低电压和在通过该最低电压使内部电路20工作时能够在该内部电路20中流动的电流量来决定。例如，在放大部12的电源电压VDD的最低电压为1.8伏特并且与电压调节器10有关的规格在1.5伏特的内部电源电压Vd的情况下要求1mA的驱动能力的情况下，作为输出晶体管，需要采用漏极源极间电压为0.3伏特并且具有能够进行1mA的驱动的尺寸的晶体管。
[0044]因此，基于下述的电流式来决定输出晶体管(P5)的尺寸。
1=(1/2).μ.Cox.(ff/L).(Vgs-Vt)2
1:驱动电流
μ:载流子迀移率(carrier mobility)
Cox:输出晶体管(P5)的栅极电容 W:输出晶体管(P5)的栅极宽度 L:输出晶体管(P5)的栅极长度 Vgs:输出晶体管(P5)的栅极源极间电压 Vt:输出晶体管(P5 )的阈值电压。
[0045]可是，能够作为经由电源端子Tl供给的电源电压VDD取得的电压范围由电源规格规定。因此，设想经由电源端子Tl供给具有基于该电源规格的电压范围内的最大的电压值的电源电压VDD。在由该电源规格规定的最大电压值为例如5伏特的情况下，当输出晶体管(P5)的栅极电压由于外部噪声的影响而降低到O伏特时，输出晶体管(P5)生成具有5伏特的内部电源电压Vd。此时，在图2所示的结构中，该5伏特的电压值直接与输出晶体管(P5 )的栅极源极间电压Vgs相等。
[0046]因此，根据上述电流式，输出晶体管(P5)将具有由电源电压VDD的规格规定的最大电压值(=Vgs)所对应的电流量的驱动电流向电源线Lvc送出。于是，高电压保护电路30像这样使送出到电源线Lvc的驱动电流经由晶体管Ql从电源线Lvc朝向接地线L?流入，由此，使内部电源电压Vd的电压值(5伏特)降低为不足内部电路20的电源耐电压(4伏特)。
[0047]也就是说，在采用图2所示的结构来作为电压调节器10的情况下，需要将高电压保护电路30的晶体管QI的尺寸设定为能够使与由电源电压VDD的规格规定的最大电压值对应的电流流动的大小。
[0048]另一方面，在采用图3所示的结构来作为该电压调节器10的情况下，通过钳位电路CP将输出晶体管(P5 )的栅极源极间电压Vgs钳位在比二极管DI?D3各自的阈值电压Vf的3倍的电压值即电源电压VDD(5伏特)低的电压。
[0049]因此，在例如阈值电压Vf为0.8伏特的情况下，即使电源电压VDD的电压值为5伏特，输出晶体管(P5)的栅极源极间电压Vgs也为2.4伏特。
[0050]S卩，通过钳位电路CP，使输出晶体管(P5)的栅极源极间电压Vgs比电源电压VDD的电压值小。
[0051]因此，从上述的电流式明显可知，与采用了存在输出晶体管(P5)的栅极源极间电压Vgs与电源电压VDD的电压值相等的可能性的图2所示的结构的情况相比，能够使向电源线Lvc送出的驱动电流降低。
[0052]由此，在采用图3所示的结构来作为电压调节器10的情况下，与采用了图2所示的结构的情况相比，能够使高电压保护电路30的晶体管Ql的晶体管尺寸变小，谋求高电压保护电路30的小规模化。
[0053]再有，在上述实施例中，作为高电压保护电路30而采用了如图1所示那样被达林顿连接为3级的双极型的晶体管Q1~Q3，但是，其级联级数并不限定于3级。即，作为高电压保护电路30，也可以采用省略晶体管Q1~Q3之中的Q2而将Ql的基极端子连接于Q3的发射极端子的晶体管2级的达林顿连接，或者，也可以采用在晶体管Ql和Q3之间达林顿连接2个以上的PNP晶体管的结构。也就是说，关于在高电压保护电路30中达林顿连接PNP型的晶体管的级数，只要设定为使达林顿连接的晶体管组的总计阈值电压为内部电路20的通常电源电压以上且比内部电路20的电源耐电压低的级数即可。
[0054]此外，在图3所示的钳位电路CP中，采用了串联3级地连接的二极管D1~D3，但是，其串联级数并不限定于3级。
[0055]总之，作为钳位电路CP，只要为具有将多个二极管串联连接的串联二极管组的电路即可，所述多个二极管至少包含阳极端子连接于输出晶体管(P5)的源极端子的第一二极管(D1)、以及阴极端子连接于输出晶体管的栅极端子的第二二极管(D3)。
[0056]此外，也可以采用自身的栅极端子和漏极端子(或者源极端子)彼此相互连接的、所谓的被二极管连接的MOS型晶体管来代替图3所示的钳位电路CP中的二极管D1~D3的每一个。
[0057]附图标记的说明10电压调节器
20内部电路 30高电压保护电路 D1-D3 二极管 Q1-Q3晶体管。
【主权项】
1.一种半导体装置，其特征在于，具有: 电压调节器，基于电源电压来生成具有比所述电源电压的电压值低的电压值的内部电源电压，将所述内部电源电压施加到电源线； 内部电路，经由所述电源线和接地线接受所述内部电源电压的供给；以及 保护电路，包含被达林顿连接的每一个PNP型的第一?第N晶体管，所述第一?第N晶体管各自的集电极端子连接于所述接地线，所述第一?第N晶体管之中的第一晶体管的发射极端子连接于所述电源线，并且，所述第一?第N晶体管之中的第N晶体管的基极端子连接于所述接地线，其中，N为2以上的整数。2.根据权利要求1所述的半导体装置，其特征在于， 所述电压调节器包含将对所述电源线的电压进行分压后的分压电压与基准电压的差分值所对应的电压作为所述内部电源电压施加到所述电源线的P沟道MOS型的输出晶体管， 对所述输出晶体管的源极端子施加所述电源电压， 在所述输出晶体管的栅极端子和所述源极端子间设置有将所述输出晶体管的栅极源极间电压钳位在比所述电源电压低的规定的电压值的钳位回路。3.根据权利要求2所述的半导体装置，其特征在于，所述规定的电压值比所述输出晶体管的阈值电压高。4.根据权利要求2或3所述的半导体装置，其特征在于，所述钳位电路具有将多个二极管串联连接的串联二极管组，所述多个二极管包含阳极端子连接于所述输出晶体管的所述源极端子的第一二极管、以及阴极端子连接于所述输出晶体管的所述栅极端子的第二二极管。5.一种半导体装置，其特征在于，具有: 电压调节器，经由P沟道MOS型的输出晶体管将具有比电源电压的电压值低的电压值的内部电源电压施加到电源线； 内部电路，经由所述电源线和接地线接受所述内部电源电压的供给；以及 保护电路，连接于所述电源线和所述接地线，根据所述电源线的电压的増加来抑制所述电源线的电压増加， 对所述输出晶体管的源极端子施加所述电源电压， 在所述输出晶体管的栅极端子和所述源极端子间设置有将所述输出晶体管的栅极源极间电压钳位在比所述电源电压低的规定的电压值的钳位回路。6.根据权利要求5所述的半导体装置，其特征在于， 所述保护电路包含被达林顿连接的每一个PNP型的第一?第N晶体管，其中，N为2以上的整数， 所述第一?第N晶体管各自的集电极端子连接于所述接地线，所述第一?第N晶体管之中的第一晶体管的发射极端子连接于所述电源线，并且，所述第一?第N晶体管之中的第N晶体管的基极端子连接于所述接地线。7.根据权利要求5或6所述的半导体装置，其特征在于，所述规定的电压值比所述输出晶体管的阈值电压尚。8.根据权利要求5?7的任一项所述的半导体装置，其特征在于，所述钳位电路具有将多个二极管串联连接的串联二极管组，所述多个二极管包含阳极端子连接于所述输出晶体管的所述源极端子的第一二极管、以及阴极端子连接于所述输出晶体管的所述栅极端子的第二二极管。
【文档编号】G05F1/565GK106020315SQ201610170888
【公开日】2016年10月12日
【申请日】2016年3月24日
【发明人】川添卓
【申请人】拉碧斯半导体株式会社