专利名称：控制管线逻辑架构的制作方法
技术领域：
本发明涉及一种控制管线逻辑架构，尤指一种始终维持控制管线逻辑架构运作状态，免除控制管线逻辑显露出其内部的功能，避免被不当的监看和观察。
按，循序逻辑(sequential logic)可视为由组合式逻辑(combinational logic)线路和记忆元件所构成，组合式逻辑线路是由多个逻辑间所组成之的线路，组合线路没有回馈路线或记忆元件，它的特征是输入状态与输出状态间有一个固定不变的关系存在，其输出可以直接由当时输入的组合型式来表示，并不涉及过去的输入情况。
目前，一般的时脉循序逻辑(clock sequential logic)，如系统控制器，其设计方式是采用状态机(state machine)设计较为常见。所谓状态机便是指其可维持一状态直到接收下一个输入信号为止。举例来说，时脉循序逻辑与状态机系由组合式逻辑元件和记亿元件所组成，记忆元件可为正反器(Flip-Flop)，正反器为二进位的单元(cells)能储存资讯的一个位元。于状态机中的正反器，只要在电力传送至逻辑的时候，正反器可不确定地维持二进位状态直到由输入信号定向至转换状态。
时脉循序逻辑最重要的特性在于设计闸的成本和合成努力(synthesis effort)，此二因素与时脉循序逻辑复杂度呈指数关系。如
图1所示，在时脉循序逻辑简单时，因为状态机的影响时间(lead-time)最短以及最容易使用，所以在简单的时脉循序逻辑设计利用状态机的效果较佳。但由于近年来时脉循序逻辑需求越来越复杂，状态机已失去较低成本和合成努力的优势。相反的，每当逻辑复杂性超过一定的程度，状态机设计的时脉循序逻辑的成本甚至更高了。
另一种控制方式为管线(pipeline)，管线(pipeline)是一种将多个指令的执行重叠起来的实作技术，将一个指令分解为多个步骤，藉由减少每个指令的平均执行时间而增加中央处理单元的产量。管线将指令分成多个管线步级(pipe stage)或是管线片段(pipe segment)，每一个管线步级同时去完成不同指令的一小部分，管线步级一个连着一个形成管线，其与状态机两者的不同点，在于管线通常每一个时脉(clock)都一定往下一个阶段(stage)传送，而状态机依其输入而定，维持于某一状态直到接收下一个输入信号。
管线处理一个指令前往下一个管线步级所需的时间称为机器周期(machinecycle)，由于所有管线步级必须同时将指令往前送，机器周期的长度是由最慢的管线步级所需的时间所决定，换言之，管线亦存在着时序延迟的缺点。再者，因管线一直处于不断执行输入或指令状态，使得不论资料在管线步级处理或是已完成结果，均可利用观测的方式来取得，进而推测出管线的处理机制。如此一来，系统的机制完全被外界所洞悉。
有鉴于此，本发明提出一种新颖的控制管线逻辑(Controlled Pipeline Logic)架构，其主要目的即在于其结合了状态机之最短影响时间、容易使用等优点，以及管线的增加中央处理单元的执行产量等优点，并始终维持控制管线逻辑架构处于运作状态，以免除控制管线逻辑架构显露出其内部的功能，避免被不当的监看和观察。
本发明的目的是这样实现的控制管线逻辑架构包括有复数个组合式逻辑单元，每个组合式逻辑单元由一组合式逻辑元件、一活动位元、一随机杂讯产生器组成；每一个组合式逻辑元件的输入与输出端分别连结一正反器，该正反器是用以决定资料的流动与否；一随机杂讯产生器系以组合式逻辑元件的时脉讯号(Clock)频率以及电消耗为输入因数，用以产生随机杂讯去模拟输入流入组合式逻辑元件；一活动位元表现出活动与不活动状态，用以控制组合式逻辑元件接受真实输入或是强迫接受随机杂讯；因此，不论有无输入流入逻辑内，亦不论逻辑是否执行其内部的功能，始终维持控制管线逻辑架构于运作状态，以免除控制管线逻辑架构显露出其内部的功能，藉以保护控制管线逻辑架构避免被不当的监看和观察。
本发明于实行上(implementation effort)、性能、安全课题等各方面皆优于状态机设计，其优点是，控制管线逻辑架构的正反器系决定执行某特定的状态而非维持某一状态，因此控制管线逻辑架构具有消除时序延迟(timing delay)，降低成本，减少配置的复杂，和增加性能等优点，以及管线的增加中央处理单元的执行产量等优点，且透过随机杂讯产生器与活动位元的设置，能始终维持控制管线逻辑架构于活动状态，免除控制管线逻辑架构显露出其内部的功能，避免被不当的监看和观察；对于传统状态机与管线的缺失提出有效的解决办法及对策。
以下对本发明的结构设计与技术原理，作一详细说明，并参阅附呈的图式，对本发明的特征做更进一步的说明，其中图式说明图1A为逻辑复杂度与成本之关系曲线图；图1B为逻辑复杂度与组织尝试之关系曲线图；图2为本发明的概念示意图；图3系为图2决定资料流通路线的示意图；图4系为状态机与控制管线逻辑架构执行所需的时脉示意图；图5为控制管线逻辑架构于有输入流入逻辑内，组合式逻辑单元的信号接收状态示意图；图6为控制管线逻辑架构于无输入流入逻辑时，组合式逻辑单元的信号接收状态示意图。
图号说明1控制管线逻辑架构10组合式逻辑单元11随机杂讯产生器12组合式逻辑元件13活动位元20正反器如图2所示，为本发明控制管线逻辑架构概念示意图；图中所表示的各个矩形系表示小规模的组合式逻辑单元10，而各正方形系表示储存资讯的一个位元的正反器20，虚线表示一个位元的不同状态驱使资料流至不同路径。
本发明的控制管线逻辑架构1包括有复数个组合式逻辑单元10，其中每个组合式逻辑单元10由组合式逻辑元件12、随机杂讯产生器11、活动位元13组成，每一个组合式逻辑元件12的输入与输出端分别连结一正反器20，各个正反器20用以决定资料的流动与否(其可为活动(执行)或不活动(不执行)的状态)，在各自的路径之内，资料将通过各个不同的组合式逻辑单元10，而每一个组合式逻辑单元10只执行部分的输入信号。
一随机杂讯产生器11(如图5所示)，系以组合式逻辑元件12的时脉讯号(clock)频率以及电力消耗为输入因数，用以产生随机杂讯去模拟输入流入组合式逻辑元件12；一活动位元13，表现出活动与不活动状态，用以控制组合式逻辑元件12接受真实输入或是强迫接受随机杂讯。
现在以图3为例说明藉以描述控制管线逻辑架构1如何动作，其中包含下列几个主要特征1、控制管线逻辑1系将多个指令重叠起来，根据每一个阶段(stage)的输入决定流动路径，而正反器20的不同输入将驱使资料流至不同路径，当然通常这需要等待外来输入(I1、I2…)来决定资料该流向哪一路径。可是控制管线逻辑架构1并非只是停滞待等候而不做任何事，在控制管线逻辑架构1尚未决定流至哪一个路径的时候，资料将流至所有可行的路径(如图2所示)。一旦决定了路径，流至错误路径的资料将随即被终止传送(如图3所示的输入I1、I4及输入I5所指路径均为错误路径)。因此，不会有延迟产生。
2、控制管线逻辑架构1是由复数个小规模的组合式逻辑单元10组成，不似状态机只有一个大规模的组合式逻辑来接收所有的输入。假定某一控制管线逻辑架构1必须总共处理10个输入，控制管线逻辑架构1中的组合逻辑单元10不须如同状态机中的组合逻辑元件，执行所有的10个输入，而是各组合式逻辑单元负责部份的输入，其可能是只有一个或少于10个输入。
3、控制管线逻辑架构1中各个小的组合逻辑单元10，只负责处理部分的输入信号。因此，只要某个组合逻辑单元10没有工作进行，控制管线逻辑架构1便可不断地接受并且执行该组合逻辑相对应的输入指令。例如，假设某个逻辑包括3个周期(cycle)，各周期之内由5个时脉(clock)组成。如果是由状态机设计此逻辑，3个周期须要15个时脉，且下一个周期在前一周期未完成之前不会开始。反之，如果由控制管线逻辑架构1来做设计，全部的周期只须要7个时脉。一旦周期1完成其时脉1，周期2立刻开始周期2的时脉1，而不需等待周期1完成其所有的时脉，包括不同时脉的所有3个周期，可以同时执行输入之指令(如图4所示)。
4、由许多小组合逻辑元件单元10和记忆元件(如正反器等)所组成的时脉循序逻辑，设计较状态机简单；因为组成控制管线逻辑架构1的记忆元件只须要在一些情况之下决定其为活动或不活动的状态，此外各小的组合式逻辑单元10只执行部份的输入信号，因此并不包含不须使用的输入闸，因而可减少逻辑复杂度。
5.不同于状态机系可维持一状态直到接收下一个输入信号，控制管线逻辑架构1之表现为不连续的方式，其可为活动或不活动的状态。虽然，一旦输入或指令流入的时候，控制管线逻辑架构1能够不断执行输入或指令，然而，如果没有任何的输入流入，控制管线逻辑架构1是在不活动(inactive)或闲置状态。
为了保护时脉循序逻辑，避免不当的监看和观察，本发明于控制管线逻辑架构1增加一随机杂讯产生器11之功能性方块，并于控制管线逻辑架构1中的各组合逻辑单元10附加活动位元13。于本实施例中此活动位元13于不活动状态时设定为“0”，而于活动状态时设定为“1”。
为简化说明，以下只以控制管线逻辑架构1中的某一组合式逻辑单元10作说明。在普通的情况之下，当有输入流入控制管线逻辑架构1之内时，随机杂讯产生器11不动作，组合逻辑单元10中的活动位元13为“0”不活动状态。此时组合逻辑单元只接收真实的输入(如图5所示)。
如图6所示，当控制管线逻辑架构1内没有真实输入流入时，随机杂讯产生器11将产生模拟的输入流入控制管线逻辑架构1。该活动位元13亦将转变为“1”之活动状态，使组合式逻辑单元10被迫只接收随机杂讯为输入。
因此，不论有无真实输入流入控制管线逻辑架构1内，亦不论控制管线逻辑架构1是否执行其内部的功能，非授权者将只能监测到控制管线逻辑架构1始终呈现活动状态。换言之，观察控制管线逻辑架构1的行为去猜测内部的运作是徒劳无功的。
权利要求
1.一种控制管线逻辑架构，系将多个指令重叠起来，根据每一个阶段的输入决定流动路径，其特征在于控制管线逻辑架构包括有复数个组合式逻辑单元，每个组合式逻辑单元由一组合式逻辑元件、一活动位元、一随机杂讯产生器组成；组合式逻辑元件，系负责执行部分的输入信号，每一个组合式逻辑元件的输入与输出端分别连结一正反器；一随机杂讯产生器，系产生随机杂讯去模拟输入流入组合式逻辑元件；一活动位元，表现出活动与不活动状态，用以控制组合逻辑元件接受真实输入或是强迫接受随机杂讯；藉由上述构件组合成复数个资料流通路径；当没有输入流入控制管线逻辑架构之内时，随机杂讯产生器将产生随机杂讯而活动位元将迫使组合逻辑元件接收随机杂讯为选择的输入，始终维持控制管线逻辑架构于活动状态。
2.根据权利要求1所述的控制管线逻辑架构，其特征在于该正反器系用以决定资料的流动状态。
3.根据权利要求1所述的控制管线逻辑架构，其特征在于该随机杂讯是以组合式逻辑元件的时脉讯号频率以及电力消耗为输入因数所产生。
4.根据权利要求1所述的控制管线逻辑架构，其特征在于该控制管线逻辑尚未决定资料流至哪一路径前，资料将流至所有可行的路径；一旦决定了路径，流至错误路径的资料将随即被终止传送。
全文摘要
本发明涉及一种控制管线逻辑架构,其包括复数个组合式逻辑单元,每个组合式逻辑性单元由一组合式逻辑元件、一活动位元、一随机杂讯产生器组成;当没有输入流入控制管线逻辑架构内时,随机杂讯产生器将产生随机杂讯,而活动位元将迫使组合逻辑元件接收随机杂讯为选择的输入,始终维持控制管线逻辑架构于运作状态,以免除控制管线逻辑显露出其内部的功能,藉以保护控制管线逻辑避免被不当的监看和观察。
文档编号G06F13/40GK1366249SQ0110083
公开日2002年8月28日 申请日期2001年1月15日 优先权日2001年1月15日
发明者后健慈, 徐秀莹 申请人:英属维京群岛盖内蒂克瓦耳有限公司