专利名称：串行通信设备和执行串行通信的方法
技术领域：
本发明涉及一个串行通信设备和一种执行串行通信的方法，两者都用作双向混合存储器，更特别地，本发明涉及一个串行通信设备和一种执行串行通信地方法，两者都提供与并行总线相同的可靠性。
该系统由如下部分组成第一并行总线控制器10，第二并行总线控制器12，与第一并行总线控制器10相关联并且在第一第二并行总线控制器10和12之间电连接的第一缓冲器电路11a，与第二并行总线控制器12相关联并且在第一缓冲器电路11a与第二并行总线控制器12之间电连接的第二缓冲器11b，一个32位地址总线13，一个32位数据总线14，一个5位奇偶校验设备15。
32位地址总线13，32位数据总线14和5位奇偶校验设备15通过第一第二缓冲器电路11a和11b全部电连接在第一第二并行总线控制器10和12之间。
第一第二并行总线控制器10和12之间的双向混合通信是通过32位地址总线13和32位数据总线14进行的。
并行总线上产生的差错，也就是通过5位奇偶校验设备检测的32位地址总线13和32位数据总线14上发生的差错。本发明要解决的技术问题上面提到的
图1所示的常规系统伴随着有一个问题，因为该系统必须为并行总线提供许多信号线，所以该系统不可避免地需要大量的缓冲器电路11a和11b，结果导致在制造该系统时会有很多缺陷，并且制造该系统的成本也很高。
如果并行总线用串行总线代替，则减少制造该系统的缺陷和成本是可能的。然而，使用串行总线将产生另一个问题，通信过程中有位差错发生，因此，不可能保证获得使用并行总线所获得的可靠性。
日本专利号为2971006(日本未审查专利公开号8-265393)的专利已经建议了一种在一个串行通信控制器中处理串行通信的方法，该通信控制器包括至少一个接收数据的第一缓冲器和至少一个发送数据的第二缓冲器。在该方法中，当以全双工通信收发数据时，第一缓冲器用来接收数据，第二缓冲器用来发送数据。在半双工通信中，当在接收数据时，第一和第二缓冲器仅用作接收数据，在发送数据时，第一和第二缓冲器仅用作发送数据。
但是，即使使用上面提到的公开文本中建议的方法，上面所提到的问题仍然没有解决。
本发明的一个方面是提供了一种桥接在并行总线和串行总线之间的一个串行通信设备，该设备包括a)用来对并行总线传送的并行数据施加一个纠错码的检错比特产生器，和b)将从检错比特产生器输出的并行数据转换为串行数据的并—串转换器。
本发明的另一个方面是提供了一种在并行总线和串行总线之间执行串行通信的方法，该方法包括如下步骤a)对并行总线传送的并行数据施加一个纠错码，b)将并行数据转换为串行数据。
上面提到的本发明具有的优点将在下面描述出来。
根据本发明，构造这个通信系统的部件的数目将减少，从而减少制造该通信系统的成本和缺陷，并且能提供与使用并行总线所获得的可靠性一样高的可靠性，即使使用串行总线代替并行总线也是一样。
图2是根据本发明的优选实施例的串行通信设备的方框图。
图3是展示图1所示的串行通信设备运行的时间图。
具体化装置描述图2是根据本发明的具体化装置的串行通信设备的方框图。
该串行通信设备由如下部分组成与包括32位地址总线和32位数据总线的并行总线电连通的总线桥电路8，在总线桥电路8和串行总线5之间电连通的并—串转换电路4，在总线桥电路8和串行总线5之间电连通的串—并转换电路6。
总线桥电路8由如下部分组成与并行总线1电连接的并行总线接口电路2，在并行总线接口电路2和并—串转换电路4之间电连接的并—串接口电路3，在并行总线接口电路2和串—并转换电路6之间电连接的串—并接口电路7，将并行总线接口电路2和并—串接口电路3两者电连接的8位第一数据复用总线9a和将并行总线接口电路2和串—并接口电路7两者电连接的8位第二数据复用总线9b。
并行总线1和串行总线5可以有任意结构。
并行总线接口电路2用作到并行总线1的接口。当数据从并行总线1发送到串行总线5时，并行总线接口电路2就把通过并行总线1传送来的32位地址、数据和命令复用为8位(1字节)的地址，数据和命令，然后就通过8位的第一数据复用总线9a将复用过的地址、数据和命令输出到并—串接口电路3。当数据从串行总线5传送到并行总线1时，并行总线接口电路2将复用为1字节的数据当作32位的地址、数据和命令发送到并行总线1。
并—串接口电路3用作发送串行数据的接口并且产生在串行通信中用作检查纠错码的一比特(以后，这一比特将被称为“ECC检错比特”)。并—串接口电路3从并行总线接口电路2逐字节接收地址、数据和命令字节，在接收到的1字节地址、数据和命令后产生ECC检错比特，然后产生的ECC检错比特应用到1字节的地址、数据和命令上，并且将每一字节地址，数据和命令连同相关的ECC检错比特输出到并—串转换电路4。
并—串转换电路4从并—串接口电路3逐字节接收并行数据，然后将收到的并行数据转换为串行数据并将转换好的串行数据输出到串行总线5。
串—并转换电路6通过串行总线5接收串行数据，并将接收到的串行数据逐字节转换为并行数据，然后将转换好的并行数据输出到串—并接口电路7。
串—并接口电路7检测ECC检错比特，在纠错码中纠正差错，还用作发送并行数据的接口。特别地，串—并接口电路7检查地址，数据和命令中的ECC检错比特，从而在纠错码中检测出差错并且纠正检测到的差错。然后，串—并接口电路7将从串—并转换电路6发送来的1字节数据转换为32位的地址、数据和命令，再将32位的地址、数据和命令复用为8位(1字节)的地址、数据和命令，随后将复用的地址、数据和命令通过8位的第二数据复用总线9b输出到并行总线接口电路2。
串—并接口电路7检查地址、数据和命令中的ECC检错比特，从而在纠错码中检测出差错。如果串—并接口电路7在纠错码中检测到1位差错，串—并接口电路7纠正检测到的1位差错，但是如果串—并接口电路7检测到2位差错，串—并接口电路7放弃读取与检测出的差错相关的数据。
图3是展示地址，数据，命令和ECC检错比特之间关系的时间图。
下面将对根据优选实施例的串行通信设备的操作进行阐释。
当数据从并行总线1发送到串行总线5时，并行总线接口电路2把通过并行总线1传送来的32位地址、数据和命令复用成8位(1字节)的地址、数据和命令，并且将复用的地址、数据和命令通过8位的第一数据复用总线9a输出到并—串接口电路3。
并—串接口电路3从并行总线接口电路2逐字节接收地址，数据和命令，在接收到1字节地址、数据和命令后产生ECC检错比特，并将产生的ECC检错比特应用到每一字节地址、数据和命令中，并且将每字节的地址，数据和命令连同相关的ECC检错比特输出到并—串转换电路4。
并—串转换电路4从并—串接口电路3逐字节接收并行数据，将接收到的并行数据转换为串行数据，并且将转换后的串行数据输出到串行总线5。
当数据从串行总线5发送到并行总线1时，地址、数据和命令通过串行总线5传送到串—并转换电路6，并且在串—并转换电路6中被转换成1字节的并行数据。这样转换过的一字节并行数据被传送串—并接口电路7。
串—并接口电路7将从串—并转换电路6发送来的1字节并行数据转换为32位地址、数据和命令，并且将32位地址、数据和命令复用成8位(1字节)地址、数据和命令，然后将这样复用的地址，数据和命令通过8位的第二数据复用总线9b输出到并行总线接口电路2。
此外，串—并接口电路7通过检查地址、数据和命令中的ECC检错比特检测在纠错码中的差错。如果串—并接口电路在纠错码中检测到1位差错，串—并接口电路7就纠正检测到的1位差错，如果串—并接口电路7在纠错码中检测到2位差错，串—并接口电路7就放弃读取与检测到的差错相关的数据。
32位地址、数据和命令从串—并接口电路7发送到并行总线接口电路2，然后通过并行总线接口电路2传送到并行总线1。
并—串接口电路3给地址、数据和命令产生ECC检错比特，并将该ECC检错比特按照图3所示的根据时钟脉冲的时限应用到每一字节的地址、数据和命令中。
同样地，串—并接口电路7按照图3所示的根据时钟脉冲的时限检查地址、数据和命令中的ECC检错比特。
权利要求
1.桥接在并行总线和串行总线之间的串行通信设备，其特征在于(a)将纠错码应用到通过所述并行总线传送的并行数据上的检错码产生器；(b)将从所述检错码产生器输出的并行数据转换为串行数据的并—串转换器。
2.如权利要求1所述的串行通信设备还包括(c)将通过所述串行总线传送的串行数据转换为并行数据的串—并转换器；(d)检查应用到所述串行数据的纠错码并在所述纠错码中检测差错的差错检测器。
3.如权利要求1所述的串行通信设备，进一步包括并行总线接口电路，该接口电路把通过所述并行总线传送的并行数据复用为预定的比特，并且将复用的并行数据输出到检错比特产生器，其中，上述并—串转换器将所述包括预定比特的并行数据转换为串行数据，所述检错码产生器将纠错码应用到并行数据的每个所述预定比特。
4.如权利要求2所述的串行通信设备，进一步还包括并行总线接口电路，(a)该接口电路把通过所述并行总线传送的并行数据复用为预定的比特，并且将复用的并行数据输出到检错比特产生器，(b)该接口电路从所述差错检测器接收并行数据，并且将接收的并行数据输出到所述并行总线，其中，所述并—串转换器将上述包括预定比特的并行数据转换为串行数据，和上述检错码产生器将纠错码应用到并行数据的每个所述预定比特。
5.如权利要求2所述的串行通信设备，其中，所述的差错检测器当所述差错检测器检测到差错时有纠错功能。
6.如权利要求2所述的串行通信设备，其中，所述差错检测器在所述差错是1比特差错时纠正差错，而当所述差错是2比特差错时放弃读取。
7.桥接在并行总线和串行总线之间的串行通信设备的特征在于(a)将通过所述串行总线传送的串行数据转换为并行数据的串—并转换器；(b)检查应用到所述串行数据的纠错码并在所述纠错码中检测差错的差错检测器。
8.如权利要求3所述的串行通信设备，其中，所述的差错检测器当所述差错检测器检测到差错时有纠错功能。
9.如权利要求4所述的串行通信设备，其中，上述差错检测器在所述差错是1比特差错时纠正差错，而当所述差错是2比特差错时放弃读取。
10.一种处理并行总线与串行总线之间串行通信的方法，其特征在于包括如下步骤(a)将纠错码应用到通过所述并行总线传送的并行数据，(b)将所述并行数据转换为串行数据。
11.如权利要求10所述的方法进一步包括步骤(c)，复用通过所述并行总线传送的并行数据为预定的比特，所述步骤(c)先于步骤(a)处理，其特征在于步骤(b)中所述并行数据中所有预定比特转换为串行数据，步骤(a)中所述纠错码应用到所述并行数据的所有的预定比特。
12.如权利要求10所述的方法，进一步包括如下步骤(c)将通过上述串行总线传送的串行数据转换为并行数据，(d)检查应用到所述串行数据的纠错码，(e)在所述纠错码中检测差错。
13.如权利要求12所述的方法进一步包括步骤(f)，复用通过所述并行总线传送的并行数据为预定的比特，所述步骤(f)先于步骤(a)处理，其特征在于步骤(b)中所述并行数据中所有预定比特转换为串行数据，步骤(a)中所述纠错码应用到所述并行数据的所有的预定比特。
14.如权利要求12或13所述的方法，进一步包括步骤(f)，纠正在上述步骤(e)中检测到的差错。
15.如权利要求12或13所述的方法，进一步包括如下步骤(f)当所述差错是1比特差错时纠正所述差错，(g)当所述差错是2比特差错时放弃读取。
16.一种处理并行总线与串行总线之间串行通信的方法，其特征在于包括如下步骤(a)将并行数据转换为串行数据，(b)检查应用到所述串行数据的纠错码，(c)在所述纠错码中检测差错。
17.如权利要求16所述的方法，进一步包括步骤(d)，纠正在上述步骤(c)中检测到的差错。
18.如权利要求16所述的方法，进一步包括如下步骤(d)当所述差错是1比特差错时纠正所述差错，(e)当所述差错是2比特差错时放弃读取。
全文摘要
桥接在并行总线(1)和串行总线(5)之间的串行通信设备包括:(a)将纠错码应用到通过并行总线(1)传送的并行数据的检错比特产生器(3),(b)将从检错比特产生器(3)输出的并行数据转换为串行数据的并－串转换器(4),(c)将通过串行总线(5)传送的串行数据转换为并行数据的串－并转换器(6),(d)检查应用到串行数据的纠错码并在该纠错码中检测差错的差错检测器(7)。
文档编号G06F13/00GK1348291SQ0114258
公开日2002年5月8日 申请日期2001年10月11日 优先权日2000年10月11日
发明者小野和也 申请人:日本电气株式会社