专利名称：改变数据存取速率的缓冲器及应用该缓冲器的系统的制作方法
技术领域：
本实用新型是有关于一种存储器存取系统中的缓冲装置，且特别是有关于一种应用在主板中，提高存储器数据存取速率的缓冲装置。
动态随机存取系统的市场相当庞大。一般来说，大约需要三到五年的时间才会有一次大幅度的变革。因此，存储器系统效能提高的速度相对于微处理机与储存或图形装置之间数据传输量的成长幅度显得相当缓慢。特别是在互联网络上的应用，互联网络要求大量的数据传输，较差的存储器频宽会大大地影响使用者的观感享受。
图1所示为一种普通的主板存储器系统方框图。请参照图1，控制芯片组10直接与存储器模块插槽14连接。此控制芯片组与存储器模块插槽使用同一个系统时钟作为数据传输速率的基准。受限于现有动态随机存储器的存取速率，控制芯片组必须降低读写命令与数据的传输速率，以存储器系统可以支持的传输速率完成数据的读写动作。
本实用新型也在于提供一种改变数据存取速率的装置，其转换由存储器端传送过来单一的读写接口，成为较高传输速率所要求的互补来源同步信号。
本实用新型的一种改变数据存取速率的装置，同时也可阻隔控制芯片组与存储器模块插槽之间的电气连接，进一步使得系统设计模块化与更具有弹性，例如布局设计时时序上的考虑更加简易。
本实用新型的一种改变数据存取速率的装置，也能在保持或增加数据传输速率的频宽下，降低控制芯片组输出所需的脚位数，可使成本进一步降低，或使输出输入脚位这种宝贵资源得以保留作他用。
本实用新型实施例所提供的一种改变数据存取速率的缓冲器，简述如下此改变数据存取速率的缓冲器，包括锁相回路、控制芯片组端数据输出输入接口、存储器端数据输出输入接口、控制芯片组端到存储器端的先进先出存储器、存储器端到控制芯片组端的先进先出存储器、以及缓冲器的控制信号发生单元。其中的锁相回路负责产生这个缓冲器所需的各种时钟信号。此缓冲器连接控制芯片组与多个存储器模块插槽，由控制芯片组端到存储器端的先进先出存储器负责接收从控制芯片组传送过来写入数据，分解并传送给这些存储器模块插槽；而存储器端到控制芯片组端的先进先出存储器则负责接收从这些存储器模块插槽传送过来的读出数据，组合之后再传送给控制芯片组。缓冲器的控制信号发生单元则负责产生适当的读写控制与输出输入控制，使得控制芯片组端的数据传输速率为存储器端数据传输速率的某预定倍数。如本领域普通技术人员所知，上述锁相回路也可不存在，其产生的时钟信号可由系统直接提供。
有了上述的缓冲器，我们可以通过组合分别的存储器模块插槽，来提高存储器系统的效能，以匹配微处理器或其它输出输入接口的数据传输速率。
此实用新型的实施例以一个新的输出输入机制做为基准，该机制为由Jazio所提出(PCT专利申请案公告号第PCT#/US99/05120号)。此改变数据存取速率的缓冲器使用现有的存储器科技，大大提高普通的双倍数据速率形式动态随机存储器系统的传输效能。
图3为本实用新型较佳实施例的缓冲器示意图；图4为本实用新型较佳实施例中控制芯片组端数据输出输入接口内部构造的示意图；图5为本实用新型较佳实施例中存储器端数据输出输入接口内部构造的示意图；图6为本实用新型较佳实施例中存储器系统的写入数据时序图；图7为本实用新型较佳实施例中存储器系统的读出数据时序图；图8为根据本实用新型另一实施例的存储器系统连接图；图9为根据本实用新型又一实施例的存储器系统连接图；图10为根据本实用新型再一实施例的存储器系统连接图。
100普通控制芯片组140普通存储器模块插槽200控制芯片组220改变数据存取速率的缓冲器240高位存储器模块插槽260低位存储器模块插槽300锁相回路310控制芯片组端数据输出输入接口320存储器端数据输出输入接口330控制芯片组到存储器的先进先出存储器332第一先进先出队列334第二先进先出队列
336第三先进先出队列338第四先进先出队列340存储器到控制芯片组的先进先出存储器342高位先进先出存储器344低位先进先出存储器350缓冲器的控制信号发生单元360相位延迟电路400存储器到控制芯片组的多任务器420输出输入控制电路500高位存储器到控制芯片组的多任务器520低位存储器到控制芯片组的多任务器540延迟电路560输出输入控制电路800控制芯片组820改变数据存取速率的缓冲器840存储器模块插槽如图2所示，控制芯片组200有一组互补的数据选通信号脚位(CDQS，CDQS#)，以支持控制芯片组200与该缓冲器220之间高速率的数据传输，为节省芯片组的输出输入脚位资源，其中互补数据选通信号脚位CDQS#可以与例如数据罩幕脚位DQM#共享输出输入脚位。如图3所示，改变数据存取速率的缓冲器220，包括一个锁相回路300、一个相位延迟电路360、一个控制芯片组端数据输出输入接口310、一个存储器端数据输出输入接口320、一个控制芯片组端到存储器端的先进先出存储器330、一个存储器端到控制芯片组端的先进先出存储器340、以及一个缓冲器的控制信号发生单元350。
如图3所示，缓冲器220有脚位CLKIN与CLKIN#，提供该缓冲互补的系统时钟；有一组来自控制芯片组的数据选通信号脚位CDQS、CDQS#；有来自控制芯片组的读写命令信号脚位WRCMD、RDCMD；以及一个八位的数据总线脚位CDQ[70]，负责控制芯片组200与缓冲器220之间的数据传输。此外，缓冲器220还有来自高位存储器模块插槽的数据选通信号脚位DDQSH；来自低位存储器模块插槽的数据选通信号脚位DDQSL；以及两个八位数据总线脚位DDQH[70]、DDQL[70]，负责缓冲器220与两组存储器模块插槽240、260之间的数据传输。
如图3所示，锁相回路300接受外来的系统时钟CLKIN，产生一个同频率的内部系统时钟ICLK与一个频率数倍于外部系统时钟的内部倍频系统时钟。在此实施例中此倍数关系为两倍的倍数关系，故称这个内部倍频系统时钟为ICLK2X。如本领域普通技术人员所知，上述的锁相回路300，也可能并不包含在此缓冲器220中，而是由系统直接提供倍频系统时钟给缓冲器220。
缓冲器220中的控制芯片组到存储器的先进先出存储器330，负责接收由控制芯片组传来欲写入存储器模块插槽240、260的数据，此部份的数据传输速率为外部系统时钟CLKIN的四倍。缓冲器220中的存储器到控制芯片组先进先出存储器340，负责接收由存储器模块插槽240、260所传来控制芯片组欲读取的数据，此部份的数据传输速率为外路系统时钟CLKIN的两倍。先进先出存储器340内部分为两个先进先出存储器342、344，分别接收来自高位存储器模块插槽240与低位存储器模块插槽260的数据。如果数据选通信号CDQS的存取区间较长，则可能需要深度较长的先进先出存储器340。缓冲器220的控制信号发生单元350接受外部信号RDCMD与WRCMD，分别产生内部输出输入控制电路的时序控制信号与内部各个先进先出存储器330、340的读写控制信号。
如图4所示，芯片控制组端数据输出输入接口310中包括一个输出输入控制电路420与三个多任务器400、440、460。多任务器400由内部倍频时钟信号ICLK2X所控制，依时钟信号ICLK2X的高低选择来自于先进先出存储器342或344的数据。因此这个部分的数据传输速率为外部系统时钟的四倍。多任务器440与460接受同样的时钟信号ICLK2X所控制，其功能是平衡CDQ与CDQS、CDQS#之间的时序差。
如图3所示，缓冲器220中有一个相位延迟电路360，接受内部时钟信号ICLK，并产生一个1/4相位延迟的内部延迟时钟信号ICLKD，以提供存储器端数据传输接口的时间标准。
如图5所示，存储器端数据输出输入接口320包括一个输出路控制电路560、一个延迟电路540、与四个多任务器500、510、520、530。多任务器500接受内部时钟信号ICLK的控制，选择来自先进先出队列332、336中欲写入高位存储器模块插槽240的数据。多任务器520接受内部时钟信号ICLK的控制，选择来自先进先出队列334、338中欲写入低位存储器模块插槽260的数据。因此，这个部分的数据传输速率为外部系统时钟CLKIN的两倍。多任务器510与530也是接受内部时钟信号ICLKD的控制，其功能是平衡DDQH、DDQL与DDQSHH、DDQSL之间的时序差。在读取双倍数据率动态随机存储器时，内部延迟时钟信号ICLKD会提供延迟电路540的时序控制；在写入双倍数据率动态随机存储器时，内部延迟时钟信号则如上述般提供多任务器510与530的时序控制。
当控制芯片组200发出一个读取存储器的命令时，读取命令信号RDCMD会被传送至缓冲器220，而其它的同步动态随机存储器命令CS#、SRAS、SCAS、SWE、与地址MA会同时被传送至高位存储器模块插槽240与低位存储器模块插槽260。缓冲器220接收来自存储器模块插槽的数据选通信号DDQSH、DDQSL，透过延迟电路延迟1/4相位后，将高位数据DDQH与低位数据DDQL分别锁入先进先出存储器342、344中。接下来，缓冲器220会产生四倍速的互补数据选通信号CDQS、CDQS#，同时数据输出CDQ接受内部倍频时钟信号ICLK2X选择来自先进先出存储器342、344中的数据。四倍速的互补数据选通信号CDQS、CDQS#将可提供控制芯片组200中接收电路必要的电压与时序参考。在这里建议接收电路要使用Jazio所提出的方案，使得高速率的数据传输得以实现。
当控制芯片组发动一个写入存储器的命令时，写入命令信号WRCMD会被传送至缓冲器220，而其它的同步动态随机存储器命令CS#、SRAS、SCAS、SWE、与地址MA会同时被传送至高位存储器模块插槽240与低位存储器模块插槽260。此时，缓冲器220会接收来自控制芯片组的数据选通信号CDQS、CDQS#，将控制芯片组欲写入存储器的数据CDQ锁入先进先出存储器330中。此时的数据传输速率为外部系统时钟CLKIN的四倍。接下来，缓冲器220会产生数据选通信号DDQSH、DDQSL，并以符合双倍数据速率同步动态随机存储器的传输接口规格将数据DDQH、DDQL分别传送至高位存储器模块插槽240与低位存储器模块插槽260中。
图6为本实用新型较佳实施例中存储器系统的写入数据时序图。图7为本实用新型较佳实施例中存储器系统的读出数据时序图。图中除SCMD/MA为命令及地址信号的代表外，其余信号可由上列的叙述得知。由此看出，此改变数据速率缓冲器220将现有的双倍数据速率同步动态随机存储器系统的数据传输速率提高为原来的两倍。
普通技术人员，当可延伸上述实施例的原理，将缓冲器上有关控制芯片组的数据位数目降低，或是维持数据位数目但增加数据传输的速率，而另一方面也可将缓冲器上有关存储器模块插槽方面的数据位分成若干组，每一组存储器模块插槽的数据位的数目，不一定要和控制芯片组的数据位数目一样。图8为根据本实用新型另一较佳实施例的存储器系统连接图。请参看图8，此实施例的一种改变数据存取速率的系统，包括j组存储器模块插槽840、控制芯片组800以及缓冲器820。
j组存储器模块插槽840可用于插置一预定形式的存储器，此定形式的存储器可以是双倍数据速率同步动态随机存储器或其它标准规格的存储器，以降低储存数据的成本，每一组存储器模块插槽具有m个数据位信号。控制芯片组800连接至这些存储器模块插槽840，控制芯片组800具有n个数据位信号，控制芯片组800的数据存取接口为此预定形式的存储器的数据速率的i倍，当控制芯片组800欲存取存储器上数据时，控制芯片组800直接送出一读写命令至存储器。缓冲器820耦接至这些存储器模块插槽840以及控制芯片组800，缓冲器820送收符合控制芯片组800的数据存取接口的数据速率的数据，并正确存取上述预定形式的存储器的数据。
上述的n，m，i，j为正整数，且i，j＞＝2，由于实际输出输入的数据量是必须一样，故n，m，i，j必须符合i*n＝m*j。本实用新型的第一实施例中，数据速率的倍数是2倍，即i＝2，有关存储器模块插槽方面的数据位的数目可以是8，即m＝8，而存储器模块插槽分成2组，即j＝2，则有关控制芯片组方面的的数据位数目也就是8，即n＝8。另举例来说，数据速率的倍数可以是8倍，即i＝8，有关存储器模块插槽方面的数据位的数目是16，即m＝16，而存储器模块插槽分成4组，即j＝4，则有关控制芯片组方面的的数据位数目就只要8即可，即n＝8。
由上一实施例可推知，此种改变数据存取速率的缓冲器820包括耦接至该些组存储器模块插槽的存储器端数据输出输入接口、耦接至控制芯片组800的控制芯片组端数据输出输入接口、耦接至控制芯片组端数据输出输入接口以及存储器端数据输出输入接口的第一先进先出存储器与第二先进先出存储器、以及缓冲器的控制信号发生单元。
缓冲器的控制信号发生单元耦接至存储器端数据输出输入接口、控制芯片组端数据输出输入接口、第一先进先出存储器、第二先进先出存储器以及控制芯片组，此缓冲器的控制信号发生单元用于解读由控制芯片组800传送过来的读写命令，进而产生所需的读写控制信号，其中控制芯片组端数据输出输入接口所传输的数据速率系为存储器端数据输出输入接口所传输的数据速率的i倍，上述的n，m，i，j为正整数，且i，j＞＝2，并符合i*n＝m*j。
第一先进先出存储器以及该第二先进先出存储器作为不同数据速率间的缓冲，上述读写控制信号控制第一先进先出存储器以及第二先进先出存储器，使第一先进先出存储器接收由控制芯片组端数据输出输入接口传送过来的写入传输数据，进而将写入传输数据传送给存储器端数据输出输入接口，并使第二先进先出存储器接收由存储器端数据输出输入接口所传送过来的读出传输数据，进而将此读出传输数据传送给控制芯片组端数据输出输入接口。
此实施例中每一组存储器模块插槽可接收相同频率的存储器时钟信号，而缓冲器820更可以包括锁相回路，用于产生缓冲器时钟信号以及倍数缓冲器时钟信号，缓冲器时钟信号该存储器时钟信号的频率相同，而倍数缓冲器时钟信号的频率为该存储器时钟信号的频率的i倍，缓冲器的控制信号发生单元接收缓冲器时钟信号以及倍数缓冲器时钟信号，以产生正确时序的控制信号。
图9与图10为根据本实用新型另外两个实施例的存储器系统连接图。图8的实施例中，控制芯片组800所送出的读写控制信号除了给缓冲器820外，也会同时将控制信号传送给这些存储器模块插槽840。图9的实施例中，控制芯片组800分别送出两组不同的读写控制信号给缓冲器820与存储器模块插槽840。图10的实施例中，控制芯片组800不直接送出读写控制信号给存储器模块插槽840，而由缓冲器820来送控制信号给存储器模块插槽840。
权利要求1.一种改变数据存取速率的缓冲器，其耦接至一高位存储器模块插槽、一低位存储器模块插槽以及一控制芯片组，该高位存储器模块插槽以及该低位存储器模块插槽接受一存储器时钟信号，其特征是，该缓冲器包括一存储器端数据输出输入接口，其耦接至该高位存储器模块插槽以及该低位存储器模块插槽；一控制芯片组端数据输出输入接口，其耦接至该控制芯片组；一第一先进先出存储器，其耦接至该控制芯片组端数据输出输入接口以及该存储器端数据输出输入接口；一第二先进先出存储器，耦接至该控制芯片组端数据输出输入接口以及该存储器端数据输出输入接口；以及一缓冲器的控制信号发生单元，其耦接至该存储器端数据输出输入接口、该控制芯片组端数据输出输入接口、该第一先进先出存储器、该第二先进先出存储器以及该控制芯片组，其接受一缓冲器时钟信号以及一倍数缓冲器时钟信号，该缓冲器时钟信号与该存储器时钟信号的频率相同，该倍数缓冲器时钟信号的频率为该存储器时钟信号的频率的一预定倍数，该缓冲器的控制信号发生单元用于解读由该控制芯片组传送过来的一读写命令，进而产生一读写控制信号；其中该控制芯片组端数据输出输入接口所传输的数据速率为该存储器端数据输出输入接口所传输的数据速率的该预定倍数，该第一先进先出存储器以及该第二先进先出存储器作为不同数据速率间的缓冲，该读写控制信号控制该第一先进先出存储器以及该第二先进先出存储器，使该第一先进先出存储器接收由该控制芯片组端数据输出输入接口传送过来的一写入传输数据，进而将该写入传输数据传送给该存储器端数据输出输入接口，并使该第二先进先出存储器接收由该存储器端数据输出输入接口所传送过来的一读出传输数据，进而将该读出传输数据传送给该控制芯片组端数据输出输入接口。
2.如权利要求1所述的改变数据存取速率的缓冲器，其特征是，该第二先进先出存储器包括一第三先进先出存储器，耦接至该存储器端数据输出输入接口以及该控制芯片组端数据输出输入接口，用于接收一高位读出传输数据，该高位读出传输数据为该读出传输数据中，由该高位存储器模块插槽所传送过来的数据；以及一第四先进先出存储器，耦接至该存储器端数据输出输入接口以及该控制芯片组端数据输出输入接口，用于接收一低位读出传输数据，该低位读出传输数据为该读出传输数据中，由该低位存储器模块插槽所传送过来的数据。
3.如权利要求2所述的改变数据存取速率的缓冲器，其特征是，该控制芯片组端数据输出输入接口更包括一多任务器，该多任务器耦接至该第三先进先出存储器以及该第四先进先出存储器，该多任务器接收该倍数缓冲器时钟信号，选择将该低位读出传输数据与该高位读出传输数据二者择一传送至该控制芯片组。
4.如权利要求3所述的改变数据存取速率的缓冲器，其特征是，该缓冲器的控制信号发生单元更产生一输出输入控制信号，该输出输入控制信号会传送给该存储器端数据输出输入接口以及该控制芯片组端数据输出输入接口，以作为数据输出输入控制的时间基准。
5.如权利要求1所述的改变数据存取速率的缓冲器，其特征是，该第一先进先出存储器包括一第一先进先出队列，一第二先进先出队列，一第三先进先出队列，以及一第四先进先出队列，该存储器端数据输出输入接口包括一高位数据多任务器，该高位数据多任务器耦接至该第一先进先出存储器，该高位数据多任务器接收该缓冲器时钟信号，用于选择将该第一先进先出队列的数据与该第三先进先出队列的数据两者择一传送至该高位存储器模块插槽；以及一低位数据多任务器，该低位数据多任务器耦接至该第一先进先出存储器，该低位数据多任务器接收该缓冲器时钟信号，选择将该第二先进先出队列的数据与该第四先进先出队列的数据两者择一传送至该低位存储器模块插槽。
6.如权利要求1所述的改变数据存取速率的缓冲器，其特征是，该缓冲器更包括一锁相回路，产生该缓冲器时钟信号以及该倍数缓冲器时钟信号；以及一相位延迟电路，其耦接至该锁相回路以及该存储器端数据输出输入接口，用于产生一延迟缓冲器时钟信号，该延迟缓冲器时钟信号与该缓冲器时钟信号为同频率且相差一预定相位。
7.如权利要求6所述的改变数据存取速率的缓冲器，其特征是，该预定相位为1/4相位。
8.如权利要求1所述的改变数据存取速率的缓冲器，其特征是，该存储器端数据输出输入接口更包括一延迟电路，产生一四分之一相位延迟的数据撷取信号。
9.一种改变数据存取速率的系统，其特征是，该系统包括一高位存储器模块插槽，可插置一预定形式的存储器以储存数据；一低位存储器模块插槽，可插置该预定形式的存储器以储存数据；一控制芯片组，其数据存取接口为该预定形式的存储器的数据速率的一预定倍数，当该控制芯片组欲存取该预定形式的存储器上数据时，该控制芯片组送出一读写命令；以及一缓冲器，耦接至该高位存储器模块插槽、低位存储器模块插槽、以及该控制芯片组，该缓冲器送收符合该控制芯片组的数据存取接口的该预定倍数数据速率的数据，并正确存取该预定形式的存储器的数据。
10.如权利要求9所述的改变数据存取速率的系统，其特征是，该高位存储器模块插槽以及该低位存储器模块插槽接受一存储器时钟信号，该缓冲器包括一存储器端数据输出输入接口，其耦接至该高位存储器模块插槽以及该低位存储器模块插槽；一控制芯片组端数据输出输入接口，其耦接至该控制芯片组；一第一先进先出存储器，其耦接至该控制芯片组端数据输出输入接口以及该存储器端数据输出输入接口；一第二先进先出存储器，耦接至该控制芯片组端数据输出输入接口以及该存储器端数据输出输入接口；以及一缓冲器的控制信号发生单元，其耦接至该存储器端数据输出输入接口、该控制芯片组端数据输出输入接口、该第一先进先出存储器、该第二先进先出存储器以及该控制芯片组，其接受一缓冲器时钟信号以及一倍数缓冲器时钟信号，该缓冲器时钟信号与该存储器时钟信号的频率相同，该倍数缓冲器时钟信号的频率为该存储器时钟信号的频率的该预定倍数，该缓冲器的控制信号发生单元用于解读由该控制芯片组传送过来的该读写命令，进而产生一读写控制信号；其中该控制芯片组端数据输出输入接口所传输的数据速率为该存储器端数据输出输入接口所传输的数据速率的该预定倍数，该第一先进先出存储器以及该第二先进先出存储器作为不同数据速率间的缓冲，该读写控制信号控制该第一先进先出存储器及该第二先进先出存储器，使该第一先进先出存储器接收由该控制芯片组端数据输出输入接口传送过来的一写入传输数据，进而将该写入传输数据传送给该存储器端数据输出输入接口，并使该第二先进先出存储器接收由该存储器端数据输出输入接口所传送过来的一读出传输数据，进而将该读出传输数据传送给该控制芯片组端数据输出输入接口。
11.如权利要求10所述的改变数据存取速率的系统，其中该第一先进先出存储器包括一第三先进先出存储器，耦接至该存储器端数据输出输入接口以及该控制芯片组端数据输出输入接口，用于接收一高位读出传输数据，该高位读出传输数据为该读出传输数据中，由该高位存储器模块插槽所传送过来的数据；以及一第四先进先出存储器，耦接至该存储器端数据输出输入接口以及该控制芯片组端数据输出输入接口，用于接收一低位读出传输数据，该低位读出传输数据为该读出传输数据中，由该低位存储器模块插槽所传送过来的数据。
12.如权利要求11所述的改变数据存取速率的系统，其特征是，该控制芯片组端数据输出输入接口更包括一多任务器，该多任务器耦接至该第三先进先出存储器以及该第四先进先出存储器，该多任务器接收该倍数缓冲器时钟信号，用于选择将该低位读出传输数据与该高位读出传输数据二者择一传送至该控制芯片组。
13.如权利要求12所述的改变数据存取速率的系统，其特征是，该缓冲器的控制信号发生单元更产生一输出输入控制信号，该输出输入控制信号会传送给该存储器端数据输出输入接口以及该控制芯片组端数据输出输入接口，以作为数据输出输入控制的时间基准。
14.如权利要求10所述的改变数据存取速率的系统，其特征是，该第一先进先出存储器包括一第一先进先出队列，一第二先进先出队列，一第三先进先出队列，以及一第四先进先出队列，该存储器端数据输出输入接口包括一高位数据多任务器，该高位数据多任务器耦接至该第一先进先出存储器，该高位数据多任务器接收该缓冲器时钟信号，用于选择将该第一先进先出队列的数据与该第三先进先出队列的数据两者择一传送至该高位存储器模块插槽；以及一低位数据多任务器，该低位数据多任务器耦接至该第一先进先出存储器，该低位数据多任务器接收该缓冲器时钟信号，用于选择将该第二先进先出队列的数据与该第四先进先出队列的数据两者择一传送至该低位存储器模块插槽。
15.如权利要求10所述的改变数据存取速率的系统，其特征是，该缓冲器更包括一锁相回路，产生该缓冲器时钟信号以及该倍数缓冲器时钟信号；以及一相位延迟电路，其耦接至该锁相回路以及该存储器端数据输出输入接口，用于产生一延迟缓冲器时钟信号，该延迟缓冲器时钟信号与该缓冲器时钟信号为同频率且相差一预定相位。
16.如权利要求15所述的改变数据存取速率的系统，其特征是，该预定相位为1/4相位。
17.如权利要求10所述的改变数据存取速率的系统，其特征是，该存储器端数据输出输入接口更包括一延迟电路，该电路产生一1/4相位延迟的数据撷取信号。
18.如权利要求9所述的改变数据存取速率的系统，其特征是，该控制芯片组包括一互补数据撷取信号脚位，支持该控制芯片组与该缓冲器之间高频率的数据传输。
19.如权利要求18所述的改变数据存取速率的系统，其特征是，该互补数据撷取信号脚位与一数据罩幕脚位共享输出输入脚位。
20.如权利要求9所述的改变数据存取速率的系统，其特征是，该预定形式的存储器为双倍数据速率同步动态随机存取存储器。
21.一种改变数据存取速率的缓冲器，其耦接至j组存储器模块插槽以及一控制芯片组，每一组存储器模块插槽具有m个数据位信号，该控制芯片组具有n个数据位信号，其特征是，该缓冲器包括一存储器端数据输出输入接口，耦接至该些组存储器模块插槽；一控制芯片组端数据输出输入接口，耦接至该控制芯片组；一第一先进先出存储器，耦接至该控制芯片组端数据输出输入接口以及该存储器端数据输出输入接口；一第二先进先出存储器，耦接至该控制芯片组端数据输出输入接口以及该存储器端数据输出输入接口；以及一缓冲器的控制信号发生单元，其耦接至该存储器端数据输出输入接口、该控制芯片组端数据输出输入接口、该第一先进先出存储器、该第二先进先出存储器以及该控制芯片组，该缓冲器的控制信号发生单元用于解读由该控制芯片组传送过来的一读写命令，进而产生一读写控制信号；其中该控制芯片组端数据输出输入接口所传输的数据速率为该存储器端数据输出输入接口所传输的数据速率的i倍，上述的n，m，i，j为正整数，且i，j＞＝2，并符合i*n＝m*j，该第一先进先出存储器以及该第二先进先出存储器作为不同数据速率间的缓冲，该读写控制信号控制该第一先进先出存储器以及该第二先进先出存储器，使该第一先进先出存储器接收由该控制芯片组端数据输出输入接口传送过来的一写入传输数据，进而将该写入传输数据传送给该存储器端数据输出输入接口，并使该第二先进先出存储器接收由该存储器端数据输出输入接口所传送过来的一读出传输数据，进而将该读出传输数据传送给该控制芯片组端数据输出输入接口。
22.如权利要求21所述的改变数据存取速率的缓冲器，其特征是，每一组存储器模块插槽接收一存储器时钟信号，而该缓冲器的控制信号发生单元接受一缓冲器时钟信号以及一倍数缓冲器时钟信号，该缓冲器时钟信号与该存储器时钟信号的频率相同，该倍数缓冲器时钟信号的频率为该存储器时钟信号的频率的i倍。
23.如权利要求22所述的改变数据存取速率的缓冲器，其特征是，更包括一锁相回路，该回路产生该缓冲器时钟信号以及该倍数缓冲器时钟信号。
24.一种改变数据存取速率的系统，其特征是，包括j组存储器模块插槽，可用于插置一预定形式的存储器，用于储存数据，每一组存储器模块插槽具有m个数据位信号；一控制芯片组，其具有n个数据位信号，该控制芯片组的数据存取接口为该预定形式的存储器的数据速率的i倍，当该控制芯片组欲存取该预定形式的存储器上数据时，该控制芯片组送出一读写命令；以及一缓冲器，耦接至该j组存储器模块插槽、以及该控制芯片组，该缓冲器送收符合该控制芯片组的数据存取接口的数据速率的数据，并正确存取该预定形式的存储器的数据；上述的n，m，i，j为正整数，且i，j＞＝2，并符合i*n＝m*j。
25.如权利要求24所述的改变数据存取速率的系统，其特征是，该控制芯片组同时送出该读写命令给该缓冲器与该j组存储器模块插槽。
26.如权利要求24所述的改变数据存取速率的系统，其特征是，该控制芯片组分别送出读写命令给该缓冲器与该j组存储器模块插槽。
27.如权利要求24所述的改变数据存取速率的系统，其特征是，该控制芯片组送出该读写命令给该缓冲器，而该缓冲器送出另一读写控制信号至该j组存储器模块插槽。
专利摘要一种改变数据存取速率的缓冲器,可结合存储器,例如:双倍数据速率同步动态随机存取存储器,来提高存储器系统的数据传输速率。这个缓冲器连接控制芯片组与多个存储器模块插槽,提供数据分解与组合的功能,以满足双边的数据传输接口,达到更高的数据传输速率。此缓冲器同时具有阻隔双边电气的功能。此缓冲器转换来自存储器模块的单一信号接口成为互补的来源同步信号,可达成高速率的数据传输。其应用的存储器系统可以结合数个这样的缓冲器,以达到更高效能的数据传输速率。
文档编号G06F12/00GK2502323SQ0126432
公开日2002年7月24日 申请日期2001年9月27日 优先权日2001年9月27日
发明者赖瑾, 张乃舜, 陈佳欣 申请人:威盛电子股份有限公司