专利名称：公共嵌入式高性能微处理系统模块的制作方法
技术领域：
本实用新型涉及通信领域中的一种嵌入式微处理系统模块，特别适用于作为通信网络设备中的中心处理单元或接口处理单元等。
背景技术：
目前在通信网络设备的研制过程中，其中心控制单元及接口处理单元大都选用微处理系统加以实现，因此通信及网络设备的功能和性能都依赖于选用的微处理系统来实现。很多通信网络设备的一些相关单元都是各自选用不同的微处理器，即使选用相同的处理器系统，也存在着各自独立重复开发的现象。由于微处理器系统开发所用的周期长，投入人力多，耗费资金多，使通信网络设备的开发造成不必要的浪费。
发明内容
本实用新型所要解决的技术问题就是提供一种具有通用性能和扩展性能的公共嵌入式微处理系统模块，且本实用新型还具有集成度高、体积小、通用性和扩展性好、价格低廉、维修方便、便于研制开发应用等特点。
本实用新型所要解决的技术问题由下列技术方案实现本实用新型由通信处理模块1、高速接插件2、以太网处理模块3、串行接口电路4、存储器模块5、电源模块6、调试接口7、主时钟8、复位电路9、硬件初始化电路10组成。其中通信处理模块1出入端1脚分别通过数据总线与高速接插件2出入1脚、硬件初始化电路10出入端1脚、存储器模块5出入端1脚并接，出端2、4、6脚分别通过地址总线、存储器字节选择总线和时序控制总线与高速接插件2入端2、4、6脚、存储器模块5入端2、3、4脚并接，出端46通过时钟线与高速接插件2入端23脚、存储器模块5入端5脚并接，入端5脚通过中断总线、出瑞3脚通过控制总线、出端21脚通过片选总线分别与高速接插件2出端5脚、入端3脚、13脚连接，入端8、10、24、26脚及出端7、9、23、25脚分别与高速接插件2出端16、18、20、22脚及入端15、17、19、21脚连接，出入端13至17、20、22脚分别通过数据总线与高速接插件2出入端7至12、14脚连接，入端18、19脚分别与硬件初始化电路10出端2、3脚连接，出端29至33脚及入端27、28脚分别与以太网处理模块3入端3至7脚及出端1、2脚连接，入端34至36脚、出端37脚及出入端49、50脚分别与调试接口7出端1至3脚、入端4脚及出入端5、6脚连接，入端38、39、40脚分别串接电阻R1、R2、R3后与地端连接，入端41脚与电容C1、C2、C3一端并接、再串接电感L1后与电源模块6出端+V电压端连接，入端42脚与电容C3另一端连接，入端43脚与电容C1、C2另一端并接，入端44脚串接电阻R4后与主时钟8出端3脚连接，入端47脚与复位电路9出端1脚连接，入端11脚及出端12脚分别与串行接口电路4出端1脚及入端2脚连接，主时钟8入端1脚与电源模块6出端+V电压端连接、入端2脚接地端，电源模块6出端+V电压端与各部件电源入端连接。
本实用新型的目的还可以通过以下技术措施达到本实用新型以太网自理模块3由以太网物理层处理器12、网络时钟13、变压器14组成，其中以太网物理层处理器12出端1、2脚及入端3至7脚分别与通信处理模块1入端27、28脚及出端29至33脚连接，入端8、9、10脚与硬件初始化电路10出端4、5、6脚连接，入端11、12脚并接地端，入端13脚与电源模块6出端+V电压端连接，入端14、15脚分别串接发光二极管LL1、LL2及电阻R5、R8后与电源模块6出端+V电压端连接，入端16脚串接电阻R6后接地端，入端17脚串接电阻R7后与网络时钟13出端1脚连接，出端18、19脚分别串接电阻R9、R10后与变压器14入端1、2脚连接，入端20、21脚之间并接电阻R11后分别与变压器14出端3、4脚连接，网络时钟13入端2脚接地端、入端3脚与电源模块6出端+V电压端连接，变压器14入端5、6脚、出端7、8脚分别外接接口A、B、C、D端口连接。
本实用新型串行接口电路4由串行处理器15构成，其中串行处理器15入端1脚串接电容C6后与入端2脚连接，入端3、6脚并接后再串接电容C4后与电源模块6出端+V电压端连接，入端4、7脚及出端5脚分别与通信处理模块1出端11、48脚及入端12脚连接，入端8脚串接电容C7后与入端9脚连接，入端12脚串接电容C5与地端连接，出端10脚及入端11脚分别与外接接口E、F端口连接。
本实用新型硬件初始化电路10由总线隔离器16、快闪存储器19构成，其中总线隔离器16出入端1脚通过数据总线与通信处理模块1出入端1脚连接，入端2脚与电阻排RP1入端1脚及并行开关SW1入端1脚并接；通信处理模块1入端18脚与电阻排RP1入端6脚及并行开关SW1入端6脚并接，入端19脚与电阻排RP1入端7脚及并行开关SW1入端7脚并接，入端21脚与电阻排RP1入端24脚连接；以太网物理层处理器12入端8、9、10脚分别与电阻排RP1入端3、4、5脚及并行开关SW1入端3、4、5脚并接；快闪存储器19入端5、6脚分别与电阻排RP1入端2、8脚及并行开关SW1入端2、8脚并接；电阻排RP1入端17至24脚与电源模块6出端+V电压端连接，并行开关SW1入端17至23脚与地端并接，总线隔离器16入端3至10脚分别与电阻排RP2入端1至8脚及并行开关SW2入端1至8脚并接，电阻排RP2入端17至24脚分别与电源模块6出端+V电压端并接，并行开关SW2入端17至24脚与地端并接。
本实用新型复位电路9由复位集成芯片17构成，其中复位集成芯片17入端1脚分别与电阻R12一端、电容C10一端及复位开关K1一端并接，电阻R12另一端与电源模块6出端+V电压端并接，电容C10另一端及复位开关K1另一端并接地端，复位集成芯片17入端2、3脚接地端，复位集成芯片17出端4脚与电阻R13一端及通信处理模块1入端47脚并接，电阻R13另一端与电容C8、C9一端并接后与电源模块(6)出端+V电压端并接，电容C8、C9另一端与地端连接。
本实用新型存储器模块5由同步动态随机存储器18、快闪存储器19、总线驱动器20、时钟驱动器21构成，其中同步动态随机存储器18出入端1脚通过数据总线与总线驱动器20出入端3脚及快闪存储器19出入端1脚并接，入端2、5、6脚通过数据总线与总线驱动器20出端4脚及快闪存储器19入端2脚并接，入端3、4脚分别通过数据总线与通信处理模块1出端4、6脚及快闪存储器19入端3、4脚并接，入端7脚与通信处理模块1出端21脚连接，总线驱动器20出入端1脚、入端2脚分别通过数据总线与通信处理模块1出入端1脚、出端2脚连接，通信处理模块1出端46脚串接时钟驱动器21后与同步动态随机存储器18入端8脚连接，硬件初始化电路10出端11、12脚与快闪存储器19入端5、6脚连接，同步动态随机存储器18、快闪存储器19、总线驱动器20、时钟驱动器21各入端9脚与电源模块6出端+V电压端连接、各入端10脚与地端连接。
本实用新型相比背景技术有如下优点1.本实用新型由于采用通信处理模块1，以及高速接插件2、以太网处理模块3、串行接口电路4等电路，可以实现以太网协议的收发与处理，使设备具有良好通用性和扩展性，能采用目前最先进的实时多任务操作系统的板级支持包及其它低层程序，便于制作成嵌入式微处理系统模块，加快新设备的研制周期。
2.本实用新型所有器件均采用表面贴装的集成块电路或阻容器件制作，因此设备集成度高，体积小，性能可靠，便于作为通用的嵌入式模块使用。
3.本实用新型均采用市售通用的集成电路或元装件制作，因此价格低廉，维修方便，便于批量生产。
图1是本实用新型的电原理方框图。
图2是本实用新型以太网处理模块3的电原理图。
图3是本实用新型串行接口电路4的电原理图。
图4是本实用新型硬件初始化电路10的电原理图。
图5是本实用新型复位电路9的电原理图。
图6是本实用新型存储器模块5的电原理图。
具体实施方式
参照图1至图6，本实用新型由通信处理模块1、高速接插件2、以太网处理模块3、串行接口电路4、存储器模块5、电源模块6、调试接口7、主时钟8、复位电路9、硬件初始化电路10组成，各部件按图1电原理方框图连接线路。通信处理模块1采用市售的MPC860型集成电路，内部集成了32位中央处理器和专门用于通信处理的RISC型通信处理器，中央处理器和通信处理器两者之间通过内部的双端口存储器RAM进行信息交互。以太网处理模块3进行以太网协议的收发，通信处理模块1的入出端27至33脚完成和以太网处理模块3的以太网协议的收发。通信处理模块1的出入端7至10脚及23至26脚完成HDLC1、HDLC2通信协议的收发，串行接口电路4完成UART协议的收发。出入端22脚通过总线收发ATM信元。由内部的RISC通信处理器完成通信数据的处理。通信处理模块1出入端13至17脚与高速接插件2连接完成本实新型的资源扩展。出端46脚输出时钟、出入端1脚数据总线、出端2脚地址总线、出端4脚存储器宽度选择总线、出端6脚中央处理器时序控制总线、出端3脚突发控制总线完成对存储器模块5的各类存储器进行扩展，以满足各种开发需求，出入端13至16脚与高速接插件2的各总线用于扩展各类并行接口，出入端17脚与高速接插件2连接总线作PCMCIA接口。出入端20脚与高速接插件2连接总线用于中央微处理器仲裁控制，出端21脚与高速接插件2连接总线用于存储器或外部设备的选择，输入端18、19脚与硬件初始化电路10连接用于对通信处理模块1进行模式选择，输入端47脚与复位电路9连接用于本实用新型的上电复位，输入端44脚与主时钟8提供的系统时钟信号相连，输入端41、42、43连接时钟锁相电路，输入端39、40脚为连接配置线，输入端34至36脚、出端37脚及出入端49、50脚与调试接口7连接用于接口配置、软硬件复位信号的产生以及对系统的各种调试和程序的加载及修改。
本实用新型以太网处理模块3作用完成以太网物理层的收发功能。它由以太网物理层处理器12、网络时钟13、变压器14组成，图2是以太网处理模块3的电原理图，实施例按图2连接线路，电路中接口A、B、C、D端符合IEEE通信标准10BASE-T的建议规范，由线路接收的信号从A、B端口输入经过变压器14变换成串行信号，由变压器14出端3、4脚经电阻R11匹配后输入以太网物理层处理器12，以太网物理层处理器12由出端1、2脚串行通信接口输入通信处理模块1进行MAC层处理。发送过程由通信处理模块1输出的通信信号输入到以太网物理层处理器12入端4至7脚进行以太网物理层处理，然后由其18、19脚经电阻R9、R10匹配后输入变压器14，变压器14把串行信号对变换成线路的发送信号，由出端口C、D输出。以太网物理层处理器12入端8、9、10脚连接硬件初始化电路10其作用分别确定物理层的环回、SQE通信使能和全双工通信使能，输入端14、15脚控制发光二极管LL1、LL2用于线路的收发指示，输入端16脚连接电阻R16用于电路的偏压设置，输入端17脚与网络时钟13连接提供以太网物理层处理器12时钟信号。实施例网络时钟13采用市售输出20MHz信号的集成晶振制作，以太网物理层处理器12采用市售LXT905型集成电路制作，变压器14采用市售23Z467型集成变压器制作。
本实用新型串行接口电路4其作用完成UART信号流处理，它由串行处理器15构成，图3是本实用新型串行接口电路4的电原理图，实施例按图3连接线路，线路接口F端输入接收信号至串行处理器15入端11脚，串行处理器15对输入信号进行信号流处理，再由其出端5脚输入通信处理模块1完成UART协议处理。发送信号时，通信处理模块1经过UART协议处理的信号输入串行处理器15入端4脚，串行处理器15对发送的数据流进行接口处理后发送至外接端口E端输出，实施例串行处理器15采用市售DS3202型串口集成电路制作。
本实用新型硬件初始化电路10作用是完成对通信处理模块1的时钟工作模式选择及控制以太网物理层处理器12和快闪存储器19的处理功能，它由总线隔离器16、快闪存储器19构成，图4是本实用新型硬件初始化电路10的电原理图，实施例按图4连接线路，通信处理模块1上电初始化的硬件配置字由总线隔离器16入端3至10脚输入并接并行开关SW2、电阻排RP2进行设置特定字，上电时由总线隔离器16出入端1脚将特定字送至数据总线到通信处理模块1，总线隔离器16入端2脚连接电阻排RP1及并行开关SW1完成工作模式的选择，快闪存储器19作用是用来存储操作系统内核和应用程序，实施例总线隔离器16采用市售LVT16245型的隔离器集成块制作，快闪存储器19采用市售TE28F320型的存储器集成块制作，并行开关SW1、SW2采用市售SOP8型并行开关制作，电阻排RP1、RP2采用市售RES1206型电阻排制作。
本实用新型复位电位电路9其作用完成整个设备上电复位和手动复位，它由复位集成芯片17构成，图5是本实用新型复位电路9的电原理图，实施例按图5连接线路。开关K1为手动复位开关，其手动复位信号输入复位集成芯片17入端1脚，输出复位信号由出端4脚输入通信处理模块1入端47脚，本身产生的上电复位信号能产生复位时间大于100毫秒的复位电平信号，实施例复位集成芯片17采用市售DS706型集成芯片制作，开关K1采用市售通用的按键式开关制作。
本实用新型存储器模块5其作用是用作通信处理模块1微处理器的存储系统，它由同步动态随机存储器18、快闪存储器19、总线驱动器20、时钟驱动器21构成，图6是本实用新型存储器模块5的电原理图，实施例按图6连接线路。同步动态随机存储器18作用是存储各类数据，包括程序运行所需的或产生的数据及通信处理所需或生成的各类协议数据单元。快闪存储器19用来存储操作系统内核和应用程序。同步动态随机存储器18和快闪存储器19与通信处理模块1的接口通过总线驱动器20完成相互之间的接口驱动。通信处理模块1的时钟输出端46脚经时钟驱动器21出端1脚向同步动态随机存储器18提供同步时钟信号，硬件初始化电路10出端11、12脚分别控制快闪存储器19的编程和片选方式。实施例同步动态随机存储器19采用市售SDRAM型存储集成块制作，快闪存储器19采用市售TE28F320型存储器制作，总线驱动20采用市售LVT16244型集成块制作，时钟驱动器21采用市售CY2309型集成块制作。
本实用新型高速接插件2作用是用于设备的资源扩展，同时该接插件与周围的定位孔一起也起到固定作用，实施例采用市售一对140pin型的高速接插件引出。本实用新型电源模块6作用是提供整个设备的直流电压，实施例采用市售通用集成稳压直流电源块制作，其输出+V电压为+3.3V，供电电流可达3A。本实用新型调试接口7其作用是用来对整个系统进行各种性能的调试和程序的加载和修改，该调试接口可直接与仿真器连接完成调试功能，实施例采用市售BDM10型调试接口制作。实施例中本实用新型电路中采用的电阻R、电容C均采用市售通用元器件制作。
本实用新型简要工作原理如下本实用新型是基于通信处理模块1的强大的处理和存储功能，借助于其丰富的接口和高速接插件2，可以完成多种通信协议的处理和通信控制功能。通信处理模块1与存储器模块5是VXWORKS操作系统以及应用程序存储和运行平台，存储器还可以存储各种通信协议的协议数据单元，而且存储器可以提供至少32M字节和8M字节的数据存储区和程序存储区。系统上电时，电源模块6直接提供+V电压，系统由复位电路9产生上电复位信号进入通信处理模块1使其进入上电复位状态，通信处理模块1读取硬件初始化电路单元10所设置的硬件配置字进入某种工作模式，之后，读取存储器模块5的启动程序，根据程序代码执行各种操作。这些操作必须由主时钟8提供系统时钟。调试接口7只有在设备或程序调试时才使用。从以太网处理模块3接收来的以太网协议数据经通信处理模块1处理就存储在存储器模块5中，此时，通信处理器1可以对存储器模块5中的协议进行分析和修改；要发送的以太网数据需经过通信处理器1再发往以太网处理模块3。UART协议的处理过程需经过串行接口电路4，其操作过程与以太网处理过程类似。经过高速接插件2该系统模块不但可以直接扩展诸如HDLC、TDMA、UTOPIR等通信接口，分别完成HDLC通信规程、G.703协议和ATM信元协议，而且，还可以直接扩展PCMCIA卡和通用并行接口等。
本实用新型安装结构如下把本实用新型图1至图6中所有元器件按图示连接线路，并采用微电子集成工艺安装技术集成安装在一块长×宽为100×90毫米的印制板上，并把所有可扩展资源通过一对高速接插件2引出，组装成本实用新型。另外，可以向用户提供基于目前最先进的实时多任务操作系统VxWorks的板级支持包BSP及其他低层程序，可以使用户直接进行面向应用的研制开发。
权利要求1.一种由通信处理模块(1)、高速接插件(2)、电源模块(6)、调试接口(7)、主时钟(8)组成的公共嵌入式高性能微处理系统模块，其特征在于还有以太网处理模块(3)、串行接口电路(4)、存储器模块(5)、复位电路(9)、硬件初始化电路(10)组成，其中通信处理模块(1)出入端1脚通过数据总线分别与高速接插件(2)出入1脚、硬件初始化电路(10)出入端1脚、存储器模块(5)出入端1脚并接，出端2、4、6脚分别通过地址总线、存储器字节选择总线和时序控制总线与高速接插件(2)入端2、4、6脚、存储器模块(5)入端2、3、4脚并接，出端46通过时钟线与高速接插件(2)入端23脚、存储器模块(5)入端5脚并接，入端5脚通过中断总线、出端3脚通过控制总线、出端21脚通过片选总线分别与高速接插件(2)出端5脚、入端3脚、13脚连接，入端8、10、24、26脚及出端7、9、23、25脚分别与高速接插件(2)出端16、18、20、22脚及入端15、17、19、21脚连接，出入端13至17、20、22脚分别通过数据总线与高速接插件(2)出入端7至12、14脚连接，入端18、19脚分别与硬件初始化电路(10)出端2、3脚连接，出端29至33脚及入端27、28脚分别与以太网处理模块(3)入端3至7脚及出端1、2脚连接，入端34至36脚、出端37脚及出入端49、50脚分别与调试接口(7)出端1至3脚、入端4脚及出入端5、6脚连接，入端38、39、40脚分别串接电阻R1、R2、R3后与地端连接，入端41脚与电容C1、C2、C3一端并接、再串接电感L1后与电源模块(6)出端+V电压端连接，入端42脚与电容C3另一端连接，入端43脚与电容C1、C2另一端并接，入端44脚串接电阻R4后与主时钟(8)出端3脚连接，入端47脚与复位电路(9)出端1脚连接，入端11脚及出端12脚分别与串行接口电路(4)出端1脚及入端2脚连接，主时钟(8)入端1脚与电源模块(6)出端+V电压端连接、入端2脚接地端，电源模块(6)出端+V电压端与各部件电源入端连接。
2.根据权利要求书1所述的公共嵌入式高性能微处理系统模块，其特征在于以太网处理模块(3)由以太网物理层处理器(12)、网络时钟(13)、变压器(14)组成，其中以太网物理层处理器(12)出端1、2脚及入端3至7脚分别与通信处理模块(1)入端27、28脚及出端29至33脚连接，入端8、9、10脚与硬件初始化电路(10)出端4、5、6脚连接，入端11、12脚并接地端，入端13脚与电源模块(6)出端+V电压端连接，入端14、15脚分别串接发光二极管LL1、LL2及电阻R5、R8后与电源模块(6)出端+V电压端连接，入端16脚串接电阻R6后接地端，入端17脚串接电阻R7后与网络时钟(13)出端1脚连接，出端18、19脚分别串接电阻R9、R10后与变压器(14)入端1、2脚连接，入端20、21脚之间并接电阻R11后分别与变压器(14)出端3、4脚连接，网络时钟(13)入端2脚接地端、入端3脚与电源模块(6)出端+V电压端连接，变压器(14)入端5、6脚、出端7、8脚分别外接接口A、B、C、D端口连接。
3.根据权利要求1或2所述的公共嵌入式高性能微处理系统模块，其特征在于串行接口电路(4)由串行处理器(15)构成，其中串行处理器(15)入端1脚串接电容C6后与入端2脚连接，入端3、6脚并接后再串接电容C4后与电源模块(6)出端+V电压端连接，入端4、7脚及出端5脚分别与通信处理模块(1)出端11、48脚及入端12脚连接，入端8脚串接电容C7后与入端9脚连接，入端12脚串接电容C5与地端连接，出端10脚及入端11脚分别与外接接口E、F端口连接。
4.根据权利要求3所述的公共嵌入式高性能微处理系统模块，其特征在于硬件初始化电路(10)由总线隔离器(16)、快闪存储器(19)构成，其中总线隔离器(16)出入端1脚通过数据总线与通信处理模块(1)出入端1脚连接，入端2脚与电阻排RP1入端1脚及并行开关SW1入端1脚并接；通信处理模块(1)入端18脚与电阻排RP1入端6脚及并行开关SW1入端6脚并接，入端19脚与电阻排RP1入端7脚及并行开关SW1入端7脚并接，入端21脚与电阻排RP1入端24脚连接；以太网物理层处理器(12)入端8、9、10脚分别与电阻排RP1入端3、4、5脚及并行开关SW1入端3、4、5脚并接；快闪存储器(19)入端5、6脚分别与电阻排RP1入端2、8脚及并行开关SW1入端2、8脚并接；电阻排RP1入端17至24脚与电源模块(6)出端+V电压端连接，并行开关SW1入端17至23脚与地端并接，总线隔离器(16)入端3至10脚分别与电阻排RP2入端1至8脚及并行开关SW2入端1至8脚并接，电阻排RP2入端17至24脚分别与电源模块(6)出端+V电压端并接，并行开关SW2入
5.根据权利要求4所述的公共嵌入式高性能微处理系统模块，其特征在于复位电路(9)由复位集成芯片(17)构成，其中复位集成芯片(17)入端1脚分别与电阻R12一端、电容C10一端及复位开关K1一端并接，电阻R12另一端与电源模块(6)出端+V电压端并接，电容C10另一端及复位开关K1另一端并接地端，复位集成芯片(17)入端2、3脚接地端，复位集成芯片(17)出端4脚与电阻R13一端及通信处理模块(1)入端47脚并接，电阻R13另一端与电容C8、C9一端并接后与电源模块(6)出端+V压端并接，电容C8、C9另一端与地端连接。
6.根据权利要求5所述的公共嵌入式高性能微处理系统模块，其特征在于存储器模块(5)由同步动态随机存储器(18)、快闪存储器(19)、总线驱动器(20)、时钟驱动器(21)构成，其中同步动态随机存储器(18)出入端1脚通过数据总线与总线驱动器(20)出入端3脚及快闪存储器(19)出入端1脚并接，入端2、5、6脚通过数据总线与总线驱动器(20)出端4脚及快闪存储器(19)入端2脚并接，入端3、4脚分别通过数据总线与通信处理模块(1)出端4、6脚及快闪存储器(19)入端3、4脚并接，入端7脚与通信处理模块(1)出端21脚连接，总线驱动器20出入端1脚、入端2脚分别通过数据总线与通信处理模块(1)出入端1脚、出端2脚连接，通信处理器模块(1)出端46脚串接时钟驱动器(21)后与同步动态随机存储器(18)入端8脚连接，硬件初始化电路(10)出端11、12脚与快闪存储器(19)入端5、6脚连接，同步动态随机存储器(18)、快闪存储器(19)、总线驱动器(20)、时钟驱动器(21)各入端9脚与电源模块(6)出端+V电压端连接、各入端10脚与地端连接。
专利摘要本实用新型公开了一种公共嵌入式高性能微处理系统模块,它涉及通信领域中的一种通信控制及处理模块。它由通信处理模块、以太网处理模块、串行接口电路、调试接口、存储器模块、复位电路、高速接插件、硬件初始化电路、电源模块、主时钟等部件组成。通过相应部件完成通信数据的处理和存储,并且完成各种通信协议处理和接口控制及扩展。它直接提供实时多任务操作的板级支持包及其它低层程序,用户可以直接面向应用研制开发,它还具有通用性和扩展性好,集成化程度高,体积小,价格低廉,便于研制开发和应用等特点,可作为通信网络设备中的中心处理模块或接口处理模块。
文档编号G06F13/38GK2512032SQ0127504
公开日2002年9月18日 申请日期2001年11月26日 优先权日2001年11月26日
发明者李吉良, 周三友, 陈剑波, 范淑艳, 刘素桃, 赵志远, 王俊芳 申请人:信息产业部电子第五十四研究所