用于总线连接电路块的功率调节方法和装置的制作方法

专利名称：用于总线连接电路块的功率调节方法和装置的制作方法
技术领域：
一般来讲本发明涉及的是数字设备，特别是用来减小个人计算机系统功率消耗的方法和装置。
有多种原因，使得计算机设计者希望减小个人计算机的功率消耗。例如，便携式计算机通常依靠电池来供电，便携式计算机电路和外围设备消耗的功率越小，电池使用的时间就越长。除了便携式计算机的应用之外，通常还希望使固定的(例如台式)计算机消耗较少的功率。这是因为较小功率消耗可以减少能耗，从总体意义上讲，可以减少过多的能量消耗对环境造成的负面影响。而且，设计为功耗较小的台式计算机还产生较少的热量，这意味着可以将台式计算机做得更小，具有较小的冷却要求。
先前的技术已经被用于减少这些装置的功耗。例如，一种方法是关闭在一个预定的时间段内不用的外设或大功能的系统块。另一个已知的技术是通过减少驱动数字电路的时钟速度来减少计算机功耗。由于时钟速率和功耗之间具有一个正比的关系，通常降低时钟速率将减少功耗。
半导体器件在很大数量上被用于构建最新的电子装置。为了提高这种电子装置的性能，需要在一个单硅晶片上集成更大数量的这种半导体器件。随着半导体器件尺寸缩小(即制作得更小)，在一个给定的表面上形成更大数量的半导体器件，装置的结构和这种装置的制作技术变得更加精良。这一增强的精密制造半导体器件的能力导致专门化芯片的更快发展，对于许多应用来讲，每个芯片通常由一个或多个用于在一个公共总线上通信的操作时钟来驱动。在这些公共总线应用中，由于从降低功率的芯片或块转换到完全运行模式会产生的大量的延迟，而给每个芯片的功耗调节造成很大的负担。
因此，需要一种方法，以一种有效的、与用相对较小的功率实现器件的高速运行的理想情况相符的方式，来调节通信连接的芯片或功能块的功耗。
根据一个实施方案，功率调节系统以一个对于其它连接到总线的电路块透明的方式，允许将一个所选择的电路块的降低功率运行。与本发明的一个实施方案相一致，该方法是在一个数字电子电路装置中实现的，该装置具有通过一个数据总线连接到一个时钟控制电路块的访问电路块。该时钟控制电路块通过降低，例如减少和阻塞，时钟控制电路块的时钟速度，阻止其通过数据总线进行通信的能力，来进行能量调节。一旦时钟控制电路块被设置为降低功率模式，则监控总线从访问电路块到该时钟控制电路块的数据访问通信。作为对这一通信的相应，在数据总线上产生一个替代的响应，指向访问电路块，增加该时钟控制电路块的时钟速度，并结束降低功率模式，以便进一步与访问电路块进行通信。该替代响应出现在一个时钟周期中，其中时钟控制电路块在一个非降低功率模式时做出响应。
本发明的其它方面是针对和涉及采用上述途径及其变更形式的电路装置和方法。
本发明的上述概要不是为了描述实现本发明的每一个说明性实施方案。下面的附图和详细说明更详尽地举例说明了这些实施方案。


图1是一个依照本发明的一个应用实例的与总线相连的电路块的装置实例；图2A是一个依照本发明的一个应用实例的时钟发生电路的装置实例；
图2B是一个依照本发明的一个应用实例的利用时钟控制的功率调节电路的装置实例；图3A是一个时序图，用来说明依照本发明的一个应用实例的通过功率调节电路来唤醒信号源的响应信号；图3B是另一个时序图，用来说明依照本发明的一个应用实例的通过功率调节电路来唤醒信号源的响应信号；图4A是一个依照本发明的一个应用实例的3时钟VPB装置时钟周期的时序图；图4B是另一个依照本发明的一个应用实例的3时钟VPB装置时钟周期的时序图；图5是一个依照本发明的一个应用实例的具有VPB装置的时钟控制的功率调节电路的装置实例；图6A是依照本发明的一个应用实例的功率调节电路控制的3时钟VPB总线周期的外设时钟的时序图；图6B是另一个依照本发明的一个应用实例的具有增强数据配置的功率调节电路控制的3时钟VPB总线周期的外设时钟的时序图；图7是一个依照本发明的一个应用实例的另一个具有VPB装置的时钟控制的功率调节电路的装置实例；图8是另一个依照本发明的一个应用实例的功率调节电路控制的3时钟VPB总线周期的外设时钟的时序图；虽然可以通过不同的变更和替换的形式对本发明进行修改，在附图中已经通过例子显示了这种改动，而且将对此进行详细的描述。但是，应当清楚，本发明不仅仅局限于所描述的特定的实施方案。相反，本发明包括了附加权利要求中的本发明的构思和范围之内的所有的修改、等效和替换。各实施方案的详细描述通常，本发明适用于通过数据总线通信连接的半导体芯片器件和计时电路的设计。对于涉及到半导体芯片的应用而言本发明是特别有优势的，这些半导体器件从以下运行方式获益，即对于要求通过这样一个数据总线来访问一个进行功率调节的第二功能块的第一功能块来讲，操作是透明的。而本发明不局限于此，正如下面所讨论的，通过在这样一个条件下对实例的讨论，使本发明在多个方面得到最佳的收效。
在一个示例实施方案中，一种在总线连接的数据处理装置中调节多个时钟控制块的功耗的方法采用一个时钟控制电路来控制时钟控制块的速度，由此来控制功耗。该时钟电路控制块通过降低，如减少或阻塞时钟控制电路块的速度，阻止其通过数据总线进行通信的能力，来进行能量调节。该降低功率操作是以一种对试图与该运行在降低功率模式下的时钟控制块通信的其它的总线连接电路块来讲是透明的方式来实现的。一旦时钟控制电路块被设置为降低功率模式，则监控总线从访问电路块到该时钟控制电路块的数据访问通信。作为对这一通信的相应，在数据总线上产生一个替代响应，指向访问电路块，增加该时钟控制电路块的时钟速度，并结束降低功率模式，以便进一步与访问电路块进行通信。该替代响应出现在一个时钟间隔中，其中时钟控制电路块在一个非降低功率模式时做出响应。通过一种对请求块透明的方式的替代响应的作用，本发明的这一方面有利地从电路外部提供了总线连接电路中的一个块的功率调节，而不需改变或变更被调节功率的块的设计。
上述的示例实施方案适用于多种类型的总线连接的数据处理装置，其中采用电路块寻址对一个或多个时钟控制块进行访问，该访问通过另一个请求数据的电路块在一条可以被监控的总线上寻址。例如，在这点上，本发明的多个实施方案都是针对采用高级微控制器总线结构(“AMBA”)、AMBA-高级外设总线(“APB”)、诸如先进的高性能总线(“AHB”)、和其它类型的基于ARM的数据处理装置。本发明的其它实施方案是针对采用IBM的CoreConnect芯片上总线、Motorola的IP总线，作为在编号为Re.36,839的美国专利中说明和描述的装置的另选的节能方式，和其它的数据高性能总线CPU装置，如下面进一步的举例说明。
现在参照附图，图1说明了一个依照本发明的示例实施方案的被调节功率的连接到总线的电路块100的装置。本发明的功率调节系统以一种对其它连接到总线的电路块透明和对访问一个连接到总线的电路块100中的一个电路块的电路块透明的方式，允许所选择的电路块降低功率运行。应用程序或用户指定的功能块可以被集成到电路100的不同方面中，包括一个或多个所说明的连接到一条高级系统总线(ASB)102上和一条VLSI外围总线(VPB)104上的块。通过相应的总线，采用一个主/从通信关系，实现与电路100的ASB和VPB块的通信。可以采用多种方式来实现主/从通信，包括采用1998年12月18日提交的编号为09/216,291或提交给Pontius的美国专利No.--(附加提要No.VLSI.237PA)中描述的方法。关于这一点，主控单元是启动通信的装置或访问电路块，从动单元是启动的通信的目标应答者(或是电路100中的一个与总线连接的电路块)。
电路100包括多个与总线连接的装置。其中有一个ARM CPU106、一个ASB-VPB接口108、和一个连接到ASB总线102和VPB总线104的功率调节电路(PMU)110。功率调节电路110被设计用来调节与电路110中时钟控制块中的多个块，即那些借助于时钟控制电路112在总线上通信的块相连的时钟。当外部装置采用总线102进行通信时，PMU110包括一个逻辑电路，用来确定或判断一个“睡眠”的块是否在总线上，如果是，则为寻址块发送一个唤醒信号。在一个特定的实施方案中，时钟控制电路112通过允许与该寻址块相关的时钟信号以全速循环，对该寻址块的唤醒信号做出反应。如果“睡眠”模式对应于正在以一个较慢的时钟速度(例如，由时钟控制电路112产生的)运行的寻址块，那么，该唤醒信号的任务是必须将该时钟速度恢复到全速。反之，如果“睡眠”模式对应于时钟被(例如通过时钟控制电路112)完全禁止的寻址块，那么该唤醒信号将为该寻址块开启时钟。在任何一种情况下，增加时钟速度，影响从低功率模式返回。在该装置实例中，电路100包括总线桥接口，诸如一个总线桥接口PCI桥114，用来将外部装置与一个内部电路块相连接。CPU104通过外部总线接口120和126与多个存储器单元122，124和128进行通信。多个存储器单元包括闪存、静态访问存储器和动态随机访问存储器类型的存储装置；也可采用其它形式的存储器，包括只读存储器。电路100还包括接口，诸如(但不局限于)一个用于JTAG测试接口的JTAG测试端口130，一个芯片上ASB-VPB桥接口132，一个用来与显示(点阵或段型)接合的通用输入/输出接口134，和一个输入装置，一个电池供电的实时时钟(RTC)单元136，一个通用串行总线(USB)装置接口138，一个UART装置140，和一个具有一个IrDA接口142的UART，一个I2C接口144，一个内部时钟146，计时器148和PLL150。当采用所描述的AMBA-ASB总线来实现总线102时，总线判优信号由总线接口来确定，并分别由一个中央总线解码器152和一个中央总线判优器154来驱动。
应当意识到，分派给PMU110的任务可以在一个独立的块中完成，或者分配到多个其它连接到总线的块中(如时钟发生电路112和/或ARM CPU106)，图1中的示例电路100描绘了PMU110，配置用来截取与将要进行功率调节的电路块相连的时钟，用于控制目的。下面讨论本发明的PMU运行的示例实施方案。
PMU110包括一个与ASB总线102和VPB总线104相连的功率控制寄存器(PCR)111。针对电路100中将要由PMU110进行功率调节的每个块，在PCR111中都有一个相应的寄存器。始终运行并具有PLL150指定的时钟信号的时钟发生电路112，对于电路100中每个需要控制和采用BCLK和NBCLK信号的块，都包括一个开关电路。时钟开关被放置在电路100的不同的位置，取决于每个块的时钟是如何产生的，和哪一个电路块将被进行功率调节。每个将被控制的时钟都包括一个时钟开关。
现在参考图2A-2B，一个时钟发生电路112和具有一个ASB从动的时钟控制的功率调节电路110A，分别为本发明的示例实施方案。为了节省功率将一个电路块置于睡眠模式时，与所选的目标块相连的时钟或者停止，或者当用户将一个指令写入PMU110A的PCR111中相应块的停止位(参见图2B)时，阻断通往该电路块的信号。PMU110A产生一个时钟允许信号CLKEN#，馈送给时钟发生电路112(图2A)。作为对来自于PMU11A的CLKEN#信号的相应，时钟发生电路112在时钟的下降沿后关闭目标块的时钟，并声明暂停信号HALTED。现在目标块处于降低功率或“睡眠”模式，直到接收到一个时钟信号重新起动该目标块为止。
在访问单独的电路100的电路块时，图2B的PMU110通过查看DSEL(设备选择)、PSEL(外设选择)或外部信号，如用于唤醒时钟的唤醒信号来探测正在进行的设备访问。所有这些信号可以组合在一起(见图2B)以形成CLKEN#信号，该信号被馈送至图2A中的时钟发生电路112。将非暂停信号从发生电路112发送至目标块，以便重新用于先前的降低功率的电路块。
现在参考图3A和3B，示例时序图说明了功率调节电路提供的唤醒资源的响应信号，该信号为控制中的时钟域的函数。特别是，BCLK对应于总线时钟计时，而NBCLK为同样的信号，仅是反向而已。当一个ASB主控单元(一个访问电路)访问一个ASB装置(或者目标电路块)时，一旦检测到DSEL信号，PMU110A就接管ASB总线。PMU100A总线门控ASB从动单元的信号(如图2B中所示)，并提供一个BWAIT信号给主控单元，而时钟处于开启状态。在一个相关的实施方案中，PMU110A门控信号，提供一个BLAST或BERROR信号给主控单元。
一旦开启了ASB从动单元的时钟，PMU110A就允许DSEL信号通过并进入允许访问ASB从动单元的背景。当时钟处于ON状态时，PMU满足主控单元和从动单元的“握手”联络方式的要求。在主控单元一侧，PMU提供BWAIT信号(和其它的响应信号)，向主控单元表明从动单元正请求主控单元等待。在从动单元一侧，PMU通过PCR111开启从动单元的时钟，从而允许DSEL通过，表明主控单元已经开始访问从动单元，而从动单元必须给出正确的响应信号。根据电路100中的块，主控单元将采用BCLK和NBCLK，或两者均用，而从动单元仅使用NBCLK域来进行控制。
在图3A和3B中的两个时序图中，在NCLK的第一个和第二个下降沿之间有一个NTRAN状态，而解码器在第二个NBCLK时钟周期中执行一个WAIT状态，并在在第二个NBCLK时钟周期的下降沿处确认一个高电平NBLCK信号。但是，如图3A中所示，在采用NBLCK定时与PMU相连时，PMU仅能在门控DSEL信号中插入两个WAIT状态信号，因为halted信号停止于NBCLK周期的下降沿，而在下一个NBCLK周期的上升沿开始时，一个halted_fall信号结束。halted_fall信号结束停止信号，而停止信号又触发终结halted_del信号，由此仅允许插入两个WAIT状态。如图3B所示，在采用BLCK定时与PMU相连时，PMU将在门控DSEL信号时插入三个WAIT状态信号，因为由于BCLK时钟周期的作用，停止信号和halted_del在半个周期后结束。采用本发明的方法，PMU能够开启一个对主从块都透明的ASB块的时钟。
当唤醒信号来自于外部资源时，PMU确认一个CLKEN#信号(见图2B)，并直接开启时钟，允许ASB或VPB装置对请求做出响应。PMU不必为主控单元提供回应，因为请求是来自于外部资源的。在图4A中，示例的时序图说明了一个可在约3个周期内访问的VPB装置。一旦访问VPB装置，ASB-VPB桥就将响应信号传送给ASB总线。VPB装置寻址和数据调整通常需要3或4个周期来完成，如PA/PD计时线所示；周期的数量取决于ASB-VPB桥132的设计。ASB-VP桥132通过断言PSEL来访问外设，然后输出地址和数据。在此期间，PSEL和PWRITE信号为高电平，表示该装置正在被选用和写入。在第二个全周期中，当进行数据传输时，PSTB呈高电平。然后由时钟决定地址和数据，此后，地址和数据信号消失。在图4B中，类似的示例时序图说明了一个由于增强的数据调整可在约4个周期内访问的VPB装置。注意，增强的数据调整延长了PSEL和PWRITE信号的长度，而PSTB信号延迟了约一个周期。
现在参考图5，依照本发明的一个示例实施方案，一个功率调节电路110B，利用一个VPB从动装置的时钟控制运行。在该实施方案中，电路110B的运行无需VPB总线控制信号PSEL、PSTB和PRDY。PMU电路110B与PMU电路110A的区别在于，PMU110B不提供从第二触发器产生的halted_del信号(参见图2B)。一旦检测到PSEL信号，PMU立即向时钟配置112发送一个CLKEN#信号，开启目标时钟块的时钟，由此重新起动目标电路块的时钟。
现在参考图6A-6B，示例时序图说明的是依照本发明的一个示例实施方案的一个VPB装置的PMU调节PCLK。在图6A中，示例时序图说明了一个在约3个时钟周期内被访问的一个VPB装置。VPB寻址和数据调整通常需要3或4个周期来完成，如PA/PD计时线所示，开始的一个或两个时钟周期用来初始化数据调整。这样允许在PSTB的下降沿到来之前有充分的时间来开启时钟。ASB-VP桥132通过断言PSEL来访问外设，然后输出地址和数据。在此期间，PSEL和PWRI TE信号为高电平，表示该装置正在被选用和写入。在第二个全周期中，当进行数据传输时，PSTB呈高电平。然后由时钟决定地址和数据，此后，地址和数据信号消失。
在图6B中，示例的时序图说明了一个由于增强的数据调整可在约4个时钟周期内被访问的一个VPB装置。注意，增强的数据设置延长了PSEL和PWRITE信号的长度，而PSTB信号延迟了约一个时钟周期。该时序图还说明当PSEL、PSTB和PWRITE被断言时，VPB装置是在时钟的上升沿来获取数据的。比较图6A和6B，即使在图6B中有一个增强型的数据调整，对于两种数据调整，halted信号在两个周期内维持为高电平，halted_fall在半个周期内为高电平，停止信号在2.5个周期内维持为高电平。此外，在两个图中的停止位的下降沿处，由于pclk_g信号变为高电平，pclk被激活，尽管在数据调整期间，pclk-g继续与pclk保持相同的时序模式。在该实施方案中，通过一个简化的PMU电路110B，启动VPB装置的时钟，对VPB块来讲是透明的，该简化电路不需向主控单元发送信号，其中主控单元为访问块。
参考图7，依照本发明的另一个示例实施方案，一个功率调节电路110C是利用一个VPB从动装置的时钟控制来运行的。PMU电路110C提供附加的逻辑来中继VPB装置时钟的时钟控制信号PSEL、PRDY和PSTB。在该实施方案中，仅当VPB装置的时钟起动之后，通过门控发送给时钟块的PSEL和PSTB信号和向ASB-VPB桥提供一个外设读取(PRDY)应答，允许VPB从动装置的访问。PMU的PRDY控制信号是利用一个与门通过目标VPB块的PRDY信号加上PMU的halted_sync_1的反向信号而形成的。PMU的PSTB控制信号是利用一个与门通过PSTB信号加上PMU的halted_sync_1的反向信号而形成的。PMU的PSEL控制信号是利用一个与门通过PSEL加上PMU的halted_sync反向信号而形成的。一旦开启了VPB块的时钟，PMU允许PSEL通过VPB块。PMU还断言一个就绪信号，允许VPB块的PRDY信号通过ASB-VPB桥，PSTB信号通过正在被访问的VPB块。
参考图8，示例时序图说明了依照本发明的另一个示例实施方案的VPB装置的PMU调节PCLK。利用一个门控PSEL和PRDY信号的配置，在约5个时钟周期内访问一个VPB装置。开始的一个或两个时钟周期用来进行数据调整(见PA/PD)，允许在PSTB的下降沿到来之前有充分的时间来开启时钟。当断言PSEL、PSTB和PWRITE时，VPB装置在时钟的上升沿来获取数据。在pfdy_pmu变为高电平之前，halted信号由高电平变为低电平，由此时halted_fall信号在约半个周期内为高电平。在halted_fall信号的下降沿，pclk被允许(pclk_g变高电平)，而停止信号降为低电平，halted_sync和psel_pmu变为高电平。一个周期之后，halted_sync_1和pstb_pmu变为高电平，随后prdy_pmu变为高电平。随着PSTB信号变为低电平，pstb_pmu和prdy_pmu变成低电平，psel_pmu紧随PSEL信号，同时变为低电平。一旦VPB装置被允许，pclk和pclk_g以相同的时钟速率继续。PMU能够开启正在被访问的VPB装置的时钟，对于正在被访问的电路块来讲是透明的。
在一个相关的应用中，通过写入停止位，而后采用ASB或VPB总线访问VPB或ASB装置，来关闭而后开启VPB和ASB时钟。本发明适用于多种类型的总线连接的电路装置，其中可以控制时钟来节能。应当理解，本发明不仅仅局限于上面所描述的特定的实例，而应该包括附加的权利要求中陈述的本发明的所有特征。任何修改、等效处理，以及本发明所适用的多种结构，都属于本发明的范围之内。例如，上面说明的总线不必一定是上面所讨论的类型。而且，熟练的技术人员应当意识到，虽然计时电路有利于理解示例实施方案和应用是很容易地被设计用于特定的示例应用实例中的，而也可以采用其它的计时电路和相关的电路芯片配置。权利要求也包含了这些可替代的方法。
权利要求
1.一种在数字电子电路装置中调节消耗的功率的方法，该数字电子电路装置具有一个访问电路块，通过一条数据总线与时钟控制电路块相连，响应于一个时钟信号，该时钟控制块通过数据总线进行通信，该方法包括-通过至少减小时钟控制电路块的时钟速度，将时钟控制电路块设置为降低功率模式；和-而后，响应于从访问电路块到时钟控制电路块间的数据访问通信，在数据总线上产生一个替代响应，传给该访问电路块，和提高该时钟控制电路块的时钟速度，当处于非降低功率模式时，在一个时钟周期中得出该替代响应，在此期间该时钟控制块做出响应。
2.依照权利要求1的方法，进一步包括提供一个连接到数据总线的功率调节电路块，适用于监测总线从访问电路块到时钟控制电路块间的数据访问通信。
3.依照权利要求1的方法，进一步包括提供一个连接到数据总线的功率调节电路块，适用于激活和禁止时钟控制块的降低功率模式。
4.依照权利要求1的方法，进一步包括提供一个连接到数据总线的功率调节电路块，适用于通过在指引的总线上产生替代响应，对从访问电路块到时钟控制块之间的数据访问通信作出响应。
5.依照权利要求1的方法，进一步包括提供一个连接到数据总线的功率调节电路块，适用于通过提高时钟控制电路块的时钟速度来对从访问电路块到时钟控制块之间的数据访问通信作出响应。
6.依照权利要求1的方法，进一步包括提供一个连接到数据总线的功率调节电路块，适用于通过在指引的总线上产生替代响应和提高时钟控制电路块的时钟速度，对从访问电路块到时钟控制块之间的数据访问通信作出响应。
7.依照权利要求6的方法，进一步包括提供一个时钟控制电路，适用于提供时钟信号给时钟控制电路块并采用功率调节电路块来调节时钟控制电路。
8.依照权利要求7的方法，其中减小时钟控制电路块的时钟速度包括阻塞时钟信号。
9.依照权利要求1的方法，其中减小时钟控制电路块的时钟速度包括阻塞时钟信号。
10.依照权利要求2的方法，其中提供一个功率调节块的步骤包括提供对应于控制时钟块的功率控制寄存器。
11.一种在数字电子电路装置中调节消耗的功率的系统，该数字电子电路装置具有一个访问电路块，通过一条数据总线与时钟控制电路块相连，响应于一个时钟信号，该时钟控制块被配置并被布置成通过数据总线进行通信，该系统包括-通过至少减小时钟控制电路块的时钟速度，将时钟控制电路块设置为降低功率模式的装置；和-随后响应于从访问电路块到时钟控制电路块间的数据访问通信的装置，在数据总线上产生一个替代响应，传给该访问电路块，和提高该时钟控制电路块的时钟速度，当非降低功率模式时，在一个时钟周期中得出该替代响应，在此期间该时钟控制块进行响应。
12.依照权利要求11的系统，进一步包括一个连接到数据总线的功率调节电路块，被配置和布置用来监测总线从访问电路块到时钟控制电路块间的数据访问通信。
13.依照权利要求11的系统，进一步包括一个连接到数据总线的功率调节电路块，被配置和被布置用来激活和禁止时钟控制块的降低功率模式。
14.依照权利要求11的系统，进一步包括一个连接到数据总线的功率调节电路块，被配置和被被布置用来通过在指引的总线上产生替代响应，对从访问电路块到时钟控制块之间的数据访问通信做出响应。
15.依照权利要求11的系统，进一步包括一个连接到数据总线的功率调节电路块，被配置用来通过提高时钟控制电路块的时钟速度来对从访问电路块到时钟控制块之间的数据访问通信做出响应。
16.依照权利要求11的系统，进一步包括一个连接到数据总线的功率调节电路块，被配置和被布置用来通过在指引的总线上产生替代响应和提高时钟控制电路块的时钟速度，对从访问电路块到时钟控制块之间的数据访问通信做出响应。
17.依照权利要求16的系统，进一步包括一个时钟控制电路，被配置和被布置用来提供时钟控制电路块的时钟信号，其中功率调节电路块被配置和被布置用来调节时钟控制电路。
18.依照权利要求17的系统，其中在减小时钟速度时，发至时钟控制电路的时钟信号被阻塞。
19.依照权利要求11的系统，其中在减小时钟速度时，发至时钟控制电路的时钟信号被阻塞。
20.依照权利要求2的系统，其中功率调节电路块包括一个对应于控制时钟块的功率控制寄存器。
全文摘要
一种功率调节系统，允许所选择的电路块以一种不需修改其它试图与其通信的总线连接的电路块的方式，在降低的功率下运行。与本发明的一个实施方案相一致，该方法是在一个数字电子电路装置中实现的，该装置具有一个通过数据总线与一个时钟控制电路块相连的访问电路块。通过降低，如减小或阻塞，时钟控制电路块的时钟速度，以阻止其通过数据总线进行通信的能力，对该时钟控制块进行功率调节。一旦时钟控制电路块被设置为降低功率模式，则监控总线从存取电路块到该时钟控制电路块间的数据访问通信。作为对这一通信的相应，在数据总线上产生一个替代的响应，指向存取电路块，增加该时钟控制电路块的时钟速度，并结束降低功率模式，以便进一步与存取电路块进行通信。
文档编号G06F1/32GK1471664SQ01803701
公开日2004年1月28日 申请日期2001年11月13日 优先权日2000年11月15日
发明者R·塞蒂亚, R 塞蒂亚 申请人:皇家菲利浦电子有限公司