专利名称：电路结构的制作方法
技术领域：
本发明涉及一种电路结构，用于将信号从以第一时钟速率运行的有限状态机传输到以第二时钟速率运行的有限状态机。
“有限状态机”在本文中一般是指数字电路，根据输入信号，条件和事件，该电路可以假设有限数目的状态。
背景技术：
由于硅技术领域中半导体芯片小型化的发展，在一个芯片上可以集成几个有限状态机，每一个表示一个独立的系统。正确选择能量消耗与计算容量之间的关系也变得越来越重要。因此，许多设备具有几个有限状态机，它们以不同的时钟速率运行。例如，在移动发送接收机中，数字语音处理器(DSP)能够以高时钟速率运行，而在其它事件其间承担键盘扫描的系统控制器能够以较低的时钟速率运行。但是，这些以不同时钟速率运行的系统必须能够互相通信，能够传送或交换信号。因此有必要将信号同步。
在不同时钟速率的信号之间进行通信的过程中，有这样的风险，即信号从较快的系统发送出来，没有被较慢的系统识别，因为较慢系统的采样速率太低。为弥补这一缺陷，在已知系统中通常在有限状态机之间使用两个同步级。但是，每一个同步级导致延迟和速度损耗。
能够以不同时钟速率运行的系统是已知的。问题在于，它不能被明确地预测两个有限状态机中哪一个是更快的。因此，在这些情况下，同步级必须提供给两个方向，以便于信号传输能够以握手方法执行。这种变化必然提高了结构成本，并且导致进一步的性能的损耗。
发明内容
因此，本发明的目的是公开一种电路结构，用于信号在两个异步有限状态机之间传输，以避免上述缺点，同时改善性能。
为实现这一目的，在开头一段所提到的这种电路结构中，根据本发明，其提供了能够通过与两个有限状态机相连的一个异步存储元件及一个同步存储元件，将信号从发送有限状态机传输到接收有限状态机，接收有限状态机的结构被设计成在信号传输之后，将复位信号传输到异步存储元件。
根据本发明的电路结构所表示出的优点是仅需要一个同步级。通过发送有限状态机信号被异步的存储在存储元件中，并且通过同步存储元件到达接收有限状态机。这有一个很大的优势，即信号能够由接收有限状态机立即处理，而异步存储元件由接收有限状态机发送的复位信号复位。仅需要一个同步级，而接收有限状态机立即承担第二同步级。省去了有关的昂贵的握手方法导致了速度优势。根据本发明的电路结构，信号传输可以是异步的(例如，不依赖特定的时钟速率)。
如果在接收有限状态机中为将被传输到异步存储元件的复位信号提供了内部寄存器，这将获得更大的故障安全性。这能有效地避免过早的复位。
根据本发明的电路结构的异步存储元件适合于闭锁类型。因此，该存储元件能够表示状态“0”或“1”，在这两个状态之间发生转换，就像触发器中的一样。该存储元件每次由接收有限状态机发送的复位信号复位。
根据本发明，同步存储元件能够以接收有限状态机的时钟速率运行。这一存储元件表示第一同步级。
对该发明思想进行扩展，根据本发明，在电路结构中可以提供能够以第一或第二时钟速率运行的异步存储元件。该电路特别适合检测同步。
此外，本发明涉及电子设备，尤其是移动电话，个人数字助理(PDA)，GPS系统，或者导航系统，这些设备使用所描述的电路结构。
本发明将参考附图中所示的实施例进行进一步的描述，但是，本发明不仅限于此。附图为示意图，其中图1给出了根据本发明的电路结构，用于在两个具有不同时钟速率的有限状态机之间进行信号传输；图2给出了异步存储元件的时钟速率能够被转换的电路结构；图3给出了较快系统与较慢系统相同步的信号流；图4给出了较慢系统与较快系统相同步的信号流。
具体实施例方式
图1中所示的电路结构包括以第一时钟速率CLK1运行第一有限状态机(FSM)1。图1左边的虚线表示以第一时钟速率CLK1运行的电路结构的整个部分。
信号从第一有限状态机1传输到异步存储元件3。该信号存储在异步存储元件3中，并从这里发送到同步存储元件4。同步存储元件4以第二时钟速率CLK2运行，该速率可能比时钟速率1高或者低。同步存储元件4和有限状态机2具有相同的时钟速率(CLK2)，即，它们互相同步。图1右边虚线部分表示以时钟速率CLK2运行的电路结构部分。
信号从同步存储元件4到有限状态机2，有限状态机2作为第二同步级。该信号在有限状态机2中可以立即进行进一步处理，因为不必再有第二外部同步级。因此避免了由握手方法产生的时间损耗。同时，有限状态机2将复位信号(CLR)发送到异步存储元件3中，异步存储元件3因此复位。复位以后，异步存储元件3对信号传输仍然有效。
图1中所示的电路结构能够实现完全同步运行，其不取决于各个时钟速率。
图2表示一个实施例，其中异步存储元件的时钟速率可以转换。与图1相同的组件使用相同的附图标记。
异步存储元件3由来自未在图2中示出的有限状态机的信号SIG驱动和转换。信号被转发到同步存储元件4并且在那里实现同步；来自同步存储元件4的输出信号SUOT被发送到有限状态机2。当它的信号已经被有限状态机2识别出来的时候，有限状态机2将复位信号CLK发送到异步存储元件3以将其复位。有限状态机2具有寄存器5，用于复位信号CLK的临时存储，并且既可以是一个内部寄存器也可以是外部寄存器。寄存器5防止异步存储元件3在不稳定的状态下过早的复位。必须选择独立寄存器的逻辑芯片，以便于由它们导致的时间延迟尽可能的小。
为了在复位之后将异步存储元件3转换到特定的状态，信号RST通过OR门连接到复位信号CLR上。异步存储元件3的输入D连接到信号RST上，使得异步存储元件3的复位状态能够被检测。
为了测试电路结构的同步，异步存储元件3的时钟速率可以通过门7利用信号TE转换到时钟速率CLK2。
图3表示较快系统与较慢系统相同步的信号流。独立的信号流表示在时间轴上。如图3中所表示的，第一条线所表示的有限状态机1的时钟速率CLK1高于第二条线所表示的有限状态机2的时钟速率CLK2。信号传输始于有限状态机1，其将第三条线所表示的信号SIG经异步存存储元件3发送到同步存储元件4。同步存储元件4以时钟速率CLK2运行，以便于第四条线所表示的同步存储元件4的输出信号SOUT与有限状态机FSM2的时钟速率同步。信号SOUT在CLK2的新时钟周期开始处表示上升沿。信号到达有限状态机2，按照顺序，在CLK2的下一个时钟周期开始处，发送图3中的底线所表示的CLR信号，以将异步存储元件3复位。不久以后，信号SOUT也复位。
类似地，图4表示较慢系统与较快系统相同步的信号流。在这一实施例中，时钟速率CLK1比时钟速率CLK2低。在第三条线所表示的信号SIG由有限状态机1激活之后，信号SIG以上述记载的方式转换，在经过一定的时间之后，产生第四条线所表示的信号SOUT的上升沿。类似于前面的例子，在下一个周期，复位信号CLR(底线)被有限状态机2激活，并且信号SOUT因此再次复位。具有较慢时钟速率CLK1的有限状态机1因此与较快的有限状态机2同步。
所描述的电路结构特别适于其中使用几个时钟速率的系统，例如移动发送接收机，个人数字助理(PDA)，GPS系统，汽车导航系统，以及类似的系统。
权利要求
1.一种电路结构，用于将信号从以第一时钟速率运行的有限状态机传输到以第二时钟速率运行的有限状态机，其特征在于，信号能够通过与两个有限状态机相连的异步存储元件(3)与同步存储元件(4)从发送有限状态机(1)传输到接收有限状态机(2)，有限状态机(2)用于在信号传输之后将复位信号传输到同步存储元件(3)。
2.根据权利要求1所述的电路结构，其特征在于，在接收有限状态机(2)中为复位信号提供了内部寄存器(5)，有限状态机(2)将复位信号发送到异步存储元件(3)。
3.根据权利要求1或2所述的电路结构，其特征在于，异步存储元件(3)为锁存类型。
4.根据前述任何权利要求之一所述的电路结构，其特征在于，异步存储元件(4)能够以接收有限状态机(2)的时钟速率运行。
5.根据前述任何权利要求之一所述的电路结构，其特征在于，同步存储元件(3)能够以第一或第二时钟速率运行。
6.一种电子设备，尤其是移动电话，个人数字助理(PDA)，GPS系统，或者导航系统，其特征在于，其中包括如权利要求1至5任何之一所述的电路结构。
全文摘要
一种电路结构，用于将信号从以第一时钟速率运行的有限状态机传输到以第二时钟速率运行的有限状态机，信号能够通过连接于两者之间的异步存储元件与同步存储元件从发送有限状态机传输到接收有限状态机，该接收有限状态机用于在信号传输之后将复位信号传输到异步存储元件。
文档编号G06F5/06GK1417970SQ0215454
公开日2003年5月14日 申请日期2002年10月19日 优先权日2001年10月23日
发明者H·-J·格尔克, S·加皮施, S·科赫 申请人:皇家菲利浦电子有限公司