专利名称：具多重显示功能的整合型图形芯片架构的制作方法
技术领域：
本实用新型涉及一种整合型图形芯片架构，尤指一种具备多重显示功能的芯片架构。
参照
图1，为公知芯片架构10示意图；其中，该公知芯片架构10包括一整合型图形芯片组(Integrated Graphics Chipset)11、一第一显示装置12、一外围连接接口(Peripherals Connect Interface，PCI)单元13、一第二显示装置14、一系统内存(System Memory)15、一中央处理器(CPU)16以及一南桥芯片组(South Bridge Chipset)17；所述的外围连接接口单元13包括一外围连接接口端口131以及一外围连接接口图形控制装置132；所述的第一及第二显示装置12、14可为CRT、DVI或TV显示装置中的一种。
进一步而论，该公知芯片架构10达成支持多个(例如，两个)显示装置的硬件方案是通过下列方式实现其一、该整合型图形芯片组11运用其绘图运算功能将影像讯号S1输出至第一显示装置12中，且其输出过程所使用的总线(Bus)模式为一种加速图形处理接口的传输模式；当然，在该系统内存15中存有一供该整合型图形芯片组11进行该加速图形处理接口传输模式时所使用的地址转换表格，以便加速图形的处理速度，尤其对于3D影像图形的处理，更能提高图形运算处理的效率。
其二、在所述的外围连接接口端口131处插入该外围连接接口图形控制装置132，此外围连接接口图形控制装置132是在一种外围连接接口的传输模式下运作并将影像讯号S2输出至第二显示装置。
综上所述，公知的芯片架构是通过整合型图形芯片组11内部所提供的加速图形处理接口传输模式以及外围连接接口图形控制装置132所提供的外围连接接口传输模式，使第一显示装置12与第二显示装置14共同形成一多重显示的效果。
当然，关于公知技术达成多重显示的另一种做法，则再请参照图2，其为公知另一芯片架构20示意图；其中，图2的公知另一芯片架构20是由图1中的公知芯片架构10演变而来的，亦即，当在该公知另一芯片架构20中所示的加速图形处理单元18包括的一加速图形处理端口181，插入设置一加速图形处理控制装置182时，该公知的整合型图形芯片组11内部的图形处理单元因无法在AGP模式下运作而被禁能(Disable)掉，如此一来，公知芯片架构欲使该第一显示装置12与该第二显示装置14共同达成多重显示效果，则必须改由与第一显示装置12电连接的加速图形处理控制装置182以及配合与第一显示装置14电连接的外围连接接口图形控制装置132方可完成。
当然，在该系统内存15中亦存有一供该加速图形处理控制装置182进行该加速图形处理接口传输模式时所使用的地址转换表格，以便加速图形的处理速度。
所以，自上述说明可得知，不论是图1或图2所示公知的芯片架构10、20，如欲具备多重显示的功能，显然必须使用到外围连接接口图形控制装置132，然而，由于该外围连接接口图形控制装置132是一种使用外围连接接口传输模式的外围接口控制装置，而此种规格的外围接口控制装置已逐渐被市场所淘汰；故如果使用者为了能使用到软件解决方案，例如操作系统，所提供的多重显示功能时，必须自行寻找这种使用PCI传输模式的外围接口控制装置来搭配，这一做法往往会为使用者带来极大的不便，甚或使用者因此必须付出较高成本方能寻获该种使用PCI传输模式的外围接口控制装置。
本实用新型的内容本实用新型的目的是为了提供一种可以低成本且便利的方式，让使用者能轻易地利用到软件解决方案中所提供的多重显示功能的整合型图形芯片架构。
本实用新型的目的可通过如下技术方案来实现一种具多重显示功能的整合型图形芯片架构包括有一整合型图形芯片，该图形芯片输出一第一影像信号与第一显示装置电连接；以及一加速图形处理端口(Accelerated Graphics Port，AGP)，与所述的图形芯片和第二显示装置电连接；在该加速图形处理端口上设置有一加速图形处理控制装置，以便将一第二影像信号输出与该第二显示装置电连接。
所述的第一及第二显示装置可为CRT、DVI或TV显示装置中的一种。
在所述的整合型图形芯片在加速图形处理端口未与该加速图形处理控制装置相连时，以加速图形处理接口的传输模式输出第一影像信号与所述的第一显示装置电连接。
因此，所述的芯片架构还可包括一个与所述的图形芯片电连接的系统内存，且在该系统内存中存有供所述的图形芯片进行所述的加速图形处理接口传输模式时所使用的地址转换表格。
在所述的图形芯片在加速图形处理控制装置与加速图形处理端口相连时，通过以外围连接接口的传输模式，将其输出的第一影像信号与第一显示装置电连接，且所述的加速图形处理控制装置以加速图形处理接口的传输模式将第二影像信号输出至第二显示装置。
因此，所述的芯片架构还可包括一个与所述的图形芯片电连接的系统内存，且在该系统内存中存有供所述的加速图形处理控制装置进行所述的加速图形处理接口传输模式时所使用的地址转换表格。
在所述的图形芯片在加速图形处理控制装置与加速图形处理端口连接时，以加速图形处理接口的传输模式，将其输出的第一影像信号输出至第一显示装置中，且所述的加速图形处理控制装置亦以该加速图形处理接口的传输模式，将第二影像信号输出至该第二显示装置中。
因此，所述的芯片架构还可包括一个与图形芯片电连接的系统内存，且在该系统内存中存有两个分别供所述的图形芯片以及所述的加速图形处理控制装置进行所述的加速图形处理接口传输模式时所使用的地址转换表格。
另该芯片架构还可包括一电连接于该图形芯片的中央处理器以及一南桥芯片组。
本实用新型的优点在于采用在整合型图形芯片组上直接配合外接的加速图形处理控制装置来代替公知的使用PCI传输模式的外围接口图形控制装置，从而方便用户可轻易地以较低成本实现以单一主机同时使用多个显示装置的多重显示功能。
图3为本实用新型的较佳实施例的示意图。
在本实施例中，当所述的加速图形处理控制装置322设置于该加速图形处理端口321中时，该整合型图形芯片组31内部可进行一传输模式切换动作，以使该整合型图形芯片组31原先所使用的一种加速图形处理接口传输模式，因该加速图形处理端口321处外接有该加速图形处理控制装置322而被禁能(Disable)掉后，转成仿真一种使用外围连接接口传输模式来进行图形的运算或处理工作，所以该整合型图形芯片组31可直接电连接于该第一显示装置33，并以该外围连接接口传输模式，搭配该中央处理器36，以便使第一影像信号S1输出至该第一显示装置33中，且该加速图形处理控制装置322以该加速图形处理接口传输模式，搭配该中央处理器36，而使第二影像信号S2输出至该第二显示装置34中。
当然，在该系统内存35中亦存有一供该加速图形处理控制装置322进行该加速图形处理接口传输模式时所使用的地址转换表格，以便加速图形的处理速度，尤其对于3D影像图形的处理，更可提高图形运算处理的效率。
较佳者，在本实用新型中，当该加速图形处理控制装置322设置于该加速图形处理端口321中时，该整合型图形芯片组31的另一种做法，是仍维持原先所使用的该加速图形处理接口传输模式而不进行传输模式的切换动作，并搭配该中央处理器36，以使该第一影像信号S1输出至该第一显示装置33中，且该加速图形处理控制装置322亦以该加速图形处理接口传输模式，搭配该中央处理器36，而使第二影像信号S2输出至该第二显示装置34中；在此种方式的使用前提下，必须是此种加速图形处理接口的总线架构允许同时使用两种加速图形处理接口传输模式，方具可行性；当然，在该系统记忆35中亦必须存有两个分别可供该整合型图形芯片组31以及该加速图形处理控制装置322进行该加速图形处理接口传输模式时所使用的地址转换表格。
通过本实新型的实施例，用户即可不必再自行花费额外的时间与成本去寻找如图1、2中所示的公知的使用PCI传输模式的外围接口图形控制装置132，而是使该整合型图形芯片组31直接配合外接的加速图形处理控制装置322，便可轻易地以低成本之方式达到以单一计算机主机同时使用多个显示装置的多重显示功能，所以本实用新型应为一极具产业价值之作。
以上所述仅为本实用新型的较佳实施例而已，并非用来限定本实用新型实施的范围。即凡本领域的普通技术人员依本实用新型的权利要求书范围所做的等效变化与修饰，皆为本实用新型的权利要求书保护范围所涵盖。
权利要求1.一种具多重显示功能的整合型图形芯片架构，其特征在于该架构包括有一整合型图形芯片，该图形芯片输出一第一影像信号与一第一显示装置电连接；以及一加速图形处理端口，与所述的图形芯片和第二显示装置电连接；在该加速图形处理端口上设置有一加速图形处理控制装置，以便将一第二影像信号输出与该第二显示装置电连接。
2.如权利要求1所述的具多重显示功能的整合型图形芯片架构，其特征在于所述的第一及第二显示装置可为CRT、DVI或TV显示装置中的一种。
3.如权利要求1所述的具多重显示功能的整合型图形芯片架构，其特征在于该芯片架构还包括一个与图形芯片电连接的系统内存。
4.如权利要求1所述的具多重显示功能的整合型图形芯片架构，其特征在于该芯片架构还包括一与图形芯片电连接的中央处理器以及一南桥芯片组。
专利摘要本实用新型涉及一种具多重显示功能的整合型图形芯片架构，该架构包括一整合型图形芯片输出第一影像信号与第一显示装置电连接；以及一加速图形处理端口与所述的整合型图形芯片和第二显示装置电连接；在所述的加速图形端口上还设置有一加速图形处理控制装置，用于将一第二影像信号输出至所述的第二显示装置处；本实用新型直接使用整合型图形芯片配合外接加速图形处理控制装置来代替公知的使用PCI传输模式的外围接口图形控制装置来实现以单一计算机主机同时使用多个显示装置的多重功能，且其成本低、易于实现。
文档编号G06F3/14GK2559051SQ0223185
公开日2003年7月2日 申请日期2002年5月30日 优先权日2002年5月30日
发明者颜清书, 林景祥, 许文龙 申请人:威盛电子股份有限公司