专利名称：利用扇区指针存储器映射装置的制作方法
技术领域：
本发明是关于非易失性存储器，且更具体地说，是关于用于通过使用指针结构读取用于此等类型存储器的数据以保持存储器储存单元上的逻辑地址与物理地址之间的对应的技术。
背景技术：
本发明的原则已应用于各种类型的非易失性存储器，所述非易失性存储器包括当前存在的存储器及预计使用正在发展的新技术的存储器。然而，就快速电可擦且可编程只读存储器(EEPROM)而论来说明本发明的实施例，其中储存元件为浮动闸极。
此非易失性存储器系统通常包括一包含控制器的集成电路芯片，及各个包含存储器阵列的一或多个集成电路芯片，及相关的控制、输入/输出及状态机电路。当然，趋势为在一或多个集成电路芯片上将系统的存储器阵列及控制器电路一起整合。存储器系统可作为主机系统的部分嵌入该主机系统或可包含于可移除地插入主机系统的配合插口中的存储卡中。该卡可包括整个存储器系统或控制器及存储器阵列，且相关的周边电路可提供于独立卡中。
存储器系统通过使用识别数据的逻辑地址来与其主机通信。数据储存于在由物理地址识别的物理位置处的阵列中。尽管物理地址与逻辑地址可相同，但通常在所述地址之间做出区别，使得用逻辑地址识别的物理地址可由于例如缺陷管理或磨损调平的缘故而改变。该缺陷管理的实例在美国专利案第5,602,987号中给出，其以引用的方式并入本文中且其描述了在存储器元件及扇区水平上的存储器的重新映射，其中扇区为向主机或从主机传输的数据的尺寸。
逻辑地址与物理地址之间的对应需要由系统保持，使得该转换可通常在控制器上或偶尔由主机(例如在快速阵列的嵌入式实施例中)执行。映射自身可在存储器阵列中保持，但其通常(在上电或需要时)载入其中发生进行物理识别及转换的逻辑的在控制器(或主机)上的易失性指针结构或表格中。因此，储存单元自身在物理地址空间工作；尽管主机可使用逻辑地址与存储器通信，但其由控制器转换为物理地址以与储存部分通信。
当将数据写入非易失性存储器中时，通常在将新数据写入对应物理地址前擦除先前与对应逻辑地址相关的数据。旧数据在旧数据、旧指针或两者未保持时不可存取。因此，若写入不成功，则旧数据可能丢失。在一组现有技术方法中，新数据为在不同位置而非对应物理地址的临时写入数据。
发明内容
因此，根据本发明的主要方面，逻辑地址与物理地址并不相同。非易失性存储器的储存单元上的指针结构保持在物理地址与逻辑地址之间的对应。控制器及储存单元基于逻辑扇区地址来传输数据，其中在储存单元上执行物理地址与逻辑地址之间的转换。指针包含在当前数据的逻辑扇区地址与物理地址之间的对应且保持其中储存的旧数据的逻辑地址与物理地址之间的一或多个先前对应。新旧数据可并列保持至某一点。当与背景擦除组合时，改善了性能。
在一例示性实施例中，指针结构为一或多个独立非易失性子阵列，且其各个具有其自身的行解码器。使用多指针增加了可靠性。各个指针具有一旗标以指示除了储存在逻辑地址与物理地址之间的当前对应及一或多个先前对应外其是否有效。当写入新数据时，所述数据写入可用的空存储器扇区且同时更新该指针。有缺陷的扇区可从行冗余机制中可用的扇区集合中移除。随机二进制或其它查询技术可用于查找可用的已擦除的扇区。
本发明的额外的方面、特征或优点包括于例示性实施例的下行说明中，其中所述实施例的描述应与随附图式结合使用。
图1为一实施本发明的方面的一非易失性存储器的一部分的方块图。
图2展示一使用一独立小型阵列的指针结构的简化实例。
图3a-f展示一用于图2的实施例的例示性操作序列。
图4为一利用一根据本发明的指针结构的例示性实施例的存储器阵列。
具体实施例方式
本发明展示一种在指针结构内保持在阵列中的物理地址与来自主机的逻辑地址之间的对应的非易失性存储器。指针结构处于非易失性存储器阵列结构上且对存储器控制器透明，该指针结构仅在逻辑地址中处理。在写入处理中，新数据及其对应逻辑地址由控制器供应至存储器阵列。新数据写入新物理地址且在阵列的指针结构中更新在逻辑地址与物理地址之间的对应，其也保持了在先前物理地址与逻辑地址之间的对应。在新数据作为背景处理写入及可随后擦除之后或与其并列，也可在先前物理扇区中保持先前数据。在读取处理中，数据的逻辑地址由控制器供应至存储器阵列，该存储器阵列从对应物理地址向控制器返回数据。
在随后的说明中，本发明为方便起见主要依据具有不同控制器及存储器芯片的实施例来讨论，尽管在不同实施例中所述控制器及存储器芯片可组合于单个集成电路上。也为简化随后的讨论，用于数据的读取及擦除单元两者作为一个扇区且对应于存储器阵列的一行，尽管更通常该结构无需对应。关于其中可使用本发明的存储器结构的更多细节在下列美国专利申请案中得到说明由Jian Chen等人于2001年6月27日申请的第09/893,277号且标题为″Operating Techniques for Reducing Effects of Coupling BetweenStorage Elements of a Non-Volatile Memory Operated in Multiple Data States″；由KevinConley等人于2000年2月17日申请的第09/505,555号且标题为″Flash EEprom Systemwith Simultaneous Multiple Data Sector Programming and Storage of Physical BlockCharacteristics in Other Designated Blocks″；及由John S.Mangan等人于2000年10月31日申请的第09/703,083号且标题为″Variable Bit Line Ramp Rate Control For FlashMemories″，所述申请案皆以引用的方式并入本文中，且其中包含参考案。
非易失性存储器中的自由定址在X行与Y列的快速存储器阵列中，使用自由定址机制是有利的，即，允许在与逻辑地址不同的物理地址处写入信息。参看图1说明一例示性实施例。由于数据如何储存、读取及写入储存单元的细节并未使下列讨论更加复杂，故尽管本发明主要涉及快速存储器说明，但其易于延伸至其它非易失性储存单元。
图1为一非易失性存储器的一部分的方块图，该存储器具有一存储器控制器101及一位于独立集成电路上且连接以交换数据、地址及指令的存储器电路103。控制器101接着也连接至一主机系统(未图示)以交换数据、地址及指令。存储器电路103展示为连接一Y或列控制电路121的非易失性存储器元件的阵列125、一X或行列控制电路127及数据输入/输出电路123。关于这些读取、写入及擦除电路的更多细节在美国专利案第5,602,987号及其它合并参考案中给出。为简化讨论，此实例认为该存储器阵列具有沿字线的连续控制闸极及/或连续擦除闸极。数据储存单元可储存二进制或优选储存多状态存储器元件。较通常的情况可如上文以引用的方式并入本文中的专利案第09/893,277号及第09/505,555号中所述的发展。
并非经由介面将物理扇区地址(PSA)从控制器供应至X或行列控制电路127，替代地通过介面将逻辑扇区地址(LSA)供应至其中地址转换为对应的物理扇区地址的存储器电路103。为此目的，存储器电路也包括使用自身具有X解码器的独立小型阵列110的指针结构。在图2中展示了一经简化的实例。
图2展示了一组成扇区分配表格的指针结构，其中同时储存某一逻辑地址的旧或先前物理地址及新或当前物理地址；即，当新数据写入一逻辑地址(LSA)时，其写入不同物理地址(PSA)而非先前对应于该逻辑地址的物理地址，且此先前对应仍保持在更新后的指针结构中。在存储器阵列中当前数据示意性地展示为部分201，且先前对应于逻辑地址的数据展示为部分203，其中此处各个部分作为扇区、擦除单元。
尽管主阵列125可具有越过字线的成千的元件，但指针阵列110仅具有沿其字线的数个位，其数目为行地址位的数目的两倍。在某一时刻，旧地址指针与新地址指针共存。储存于对应位置的信息发生同样情形，旧数据203处于旧地址而新数据210位于新地址。在常规读取前，对处于逻辑地址的指针结构的X解码器所进行的快速存取向当前字线或新字线提供指针。接着，选择所指向的字线(对应于逻辑地址的物理地址)。此序列仅在读取操作中需要；由于存取时间小于流出数据所需时间，此预备程序对读取性能不产生影响。在写入或擦除操作中，无需此额外步骤。
由于在写入新数据后旧数据仍保持一段时间，仍可对其存取直至其被擦除。依据特殊指令，若需要也可对旧地址行进行存取。此提供了“先接后离”(make before break)的特征，藉此若在写入新数据时发生某些错误或由于任何其它原因需要先前的数据，其仍存在于非易失性存储器中且仍可被存取。除通过使用逻辑地址的先前对应存取旧数据外，其也可使用物理地址模式来直接存取，尽管此对于使用者而言通常不直接可用。
当写入时，同时可对阵列数据及地址指针进行编程。待处理程序检验在旧物理地址中的旧数据可用。由于对应于逻辑地址的新数据并未写入同一物理地址中，写入新字线(或然而配置了写入单元)无需在整体存储器阵列写满前进行擦除操作。然而，在扇区分配表格(SAT)水平，必须擦除旧地址指针且使得其对特定逻辑地址的下一写入操作可用。当写入大量数据时且当性能有意义且需要时，并不迫切要求擦除旧指针。但重复写入相同逻辑地址时，指针擦除降低了性能。不过，在此情况下，为减低指针空间清空时间对写入性能的影响，可使用一缓冲器。
需要用于储存地址的单元的数目与沿主阵列写入单元的元件(此处为字线)的数目相比很小。举例而言，对16K的行，需要14位，或约一16K元件字线的1/1000耗用。应记住，可使用一10x的缓冲器，但仅耗用1％。在此情况下，擦除指针缓冲器将仅在10个写入循环后才发生，使得擦除时间以某种方式得到了缓冲。主阵列自身仅在写满时需要被擦除。为改善性能，可在背景处理中将擦除单元擦除。关于擦除处理及查找可用写入单元的更多细节在下文“查找已擦除扇区的算法”部分中给出。
在阵列内，关于此实例中的空写入单元、行的信息、可用性可附属于写入单元自身(在此情况下于单个字线上)而被储存，使得各个存储器单元(水平地)追踪一行。此允许本发明追踪坏写入单元。在图1及图2的实例内，将参看图3a-3f示意性描述该处理。
在这些图式中，指针结构110示意展示为具有一逻辑地址在其中保存的X解码器303、一第一组对应物理地址301及一第二组物理地址305(指针110的元件301及305此处展示为分别处于解码器303的左侧与右侧，但如在下文“指针结构”部分中所述，在实际布局中其两者可位于同一侧)。在此实例中，存在八个可能的物理扇区地址且逻辑地址的数目将比坏行的数目少八个。逻辑地址展示为将指针的X解码器从1向好行的数目下降。
在数据阵列中，X解码器127展示了行的物理地址从1-8运行。阵列125包含此等八行使用者数据存储器元件以及两列旗标321及323(每行两列)以充当扇区图。
图3a展示了一新鲜或另外已完全擦除的阵列。在该实例中，阵列具有一坏写入单元、具有4个展示为标出的字线的扇区。因此，逻辑地址从1-7运行且在303的最后的槽(可为逻辑地址8)展示为一x且标出在301及305中的对应槽以显示阵列丢失一字线。可在测试中及在更新指针结构110的随后的操作中判定字线已坏。即使在存储器为空时，也标记在321处的扇区图的位置以指示所述4行已坏且不应写入。
在该实例中，数据A-C、分别对应的逻辑扇区地址1-3到达该存储器且分别写入物理扇区地址1-3。随后更新对应于扇区3的数据(C数据)。新数据C写入空扇区而非写入覆盖物理扇区3中的数据。由于扇区4是坏的，故新C数据写入扇区5(尽管在此实例中物理扇区依次写入，但是此通常无需为实情且一旦阵列被部分写入则不为实情)。在图3b中展示了在此点处的状况。
在图3b的指针结构110中，逻辑地址1与2分别对应于物理扇区地址1与2。在列301中的先前物理扇区3对应于逻辑扇区3且当前对应的物理扇区地址5位于列305中。在阵列125中，A(逻辑地址1)及B(逻辑地址2)数据位于第一及第二行中。旧C(逻辑地址3)数据在行3中展示为已删除来指示其并非当前，且当前的C数据处于行5中。各行的状态在列321中展示，且单个标记指示该行不可用于写入且在行3中的x指示行3已写入且不再为当前。在此阶段，因为在用于此逻辑地址的两个指针中反映，所以逻辑地址3两次写入。在此点上，例如在背景操作或由于需要等待直至阵列写满，物理扇区3可按需要擦除。对应于逻辑地址3的旧指针(物理地址3)现也可按需要擦除。
继续写入对应于逻辑地址4-6、填充行6-8的额外数据(分别为D-F)。在此阶段，存储器被写满(假定行3在背景处理中并未擦除)，且逻辑扇区3的旧指针也可已被清除。在图3c中展示了所得状态。
实施查找可用行的步骤，首先，通过将图(321及323)转储入感应放大暂存器(在数据输出电路123中)且接着使行状态信息流出(无需在存储器芯片103外部)。在写入时刻，更新该图且仅需要对一个或两个位进行编程。该图也具有两个分区旧的与新的，尽管其作用被图3f颠倒，但其在此阶段分别对应于321及323。
继续该实例，接着考虑逻辑地址4及6(数据D及F)如所示现由被x出的对应物理扇区中的数据废弃。因此，如图3d所示，存在多于两个的待擦除指针(用于301中的逻辑地址4及6)且三个字线可用于擦除。
在图3e中，擦除废弃扇区且清空指针110。擦除扇区图321且经更新的扇区图现处于列323中。当对应于逻辑地址7的新数据(数据G)经过其介面到达存储器时，其现可写入自由行3，在图3f中展示了结果。因此，物理扇区3先前对应于逻辑扇区地址3，而现对应于逻辑扇区地址7。
应再次注意，此处理全部发生在存储器芯片上且除诸如物理地址模式的特定状态外将对控制器透明。经过在控制器与存储器芯片之间的介面仅外部地交换逻辑地址与对应的数据，且仅在存储器芯片上处理物理地址。
指针结构一更详尽的例示性实施例具有一架构，其包括分为例如在存储器的最左及最右区域的物理并不相邻的两个区段的指针区域，所述区段各个具有其自身的X或行解码器。在该例示性实施例中，每一半具有五个不同区段一旗标位；一X地址尺寸的融合地址；与存储器“平面“的数目相等的大量X地址；任意数目的满X+Y地址；及一标头空间。X地址为在平面内的地址且Y地址为该平面地址。参看图4表示此指针结构。
在图4中，存储器阵列125连接至Y解码器电路121及数据输入、输出电路123。在此实例中，如上文以引用的方式并入本文中的美国专利申请案第09/505,555号及第09/703,083号所述的，阵列125分割为8个平面。在图4中并未清晰展示平面的X解码器或行列控制电路，但其可如此等参考案所描述的结合。更详尽地展示左右指针110a及110b且其具有其自身的清晰展示的不同X解码器303a及303b。给定某一逻辑X或扇区、地址，其预设指针放置于指针空间的物理X地址(或在下文所述的备用S地址)。通过将指针结构110a及110b放置于阵列的不同侧上，最小化了由于处理问题或其它随机缺陷的两个阵列均已坏的概率。
每次仅激活所述半指针110a及110b中的一个，而另一个处于预备状态(已擦除)。如在301a中所示，旗标位指示哪一半已激活。一“0”旗标位(已擦除)使得该特定一半未激活。各个半指针具有一融合地址，若经编码的地址为S或与X不同，则融合地址表示整个指针已坏。在装置载运前所进行的测试过程中可按“类”“融合”此信息。
在好的激活半指针内，存在显示穿过存储器的N个扇区的实际位置的N个X地址(其中N为平面的数目)，在每一平面上存在一个扇区。在八个平面的特定情况下，则可对八个X地址进行排序以与八个平面地址匹配，且由于Y地址为隐含的则无需Y(或“平面”)地址。此与标头数据组合成为基本的指针结构。若存储器始终依次写入位于8平面的8扇区的组中，则无需缓冲器。因为此并非总是实情，所以具有明显Y部分的一定数目的全长度X+Y地址空间专用于指针缓冲器。不管可无序取出或“打乱”的平面地址，每次当属于X逻辑地址的新扇区编程时可填充地址空间。通过随机或另外选择在其对应平面上早已可用的已擦除扇区地址来判定扇区的物理X位置。通过增加一Y(“平面”)地址，扇区可在打乱的或无序的平面次序、序列中编程。一旦缓冲器已满，即将基本结构的清空型式(Y地址重新定位至其隐含Y位置)复制至指针的另一半上，接着擦除第一半。未改变地传输标头信息。
无论何时更新标头信息，皆需要满复制指针操作。尽管储存使用者数据的储存单元可处于多状态，但在指针空间内的信息为二进制编码(两状态模式)，其提供最好的数据保护及最快的写入时间。标头可包括诸如在上文以引用的方式并入本文中的如美国专利案第5,602,987号中所述的ECC及其它因子的标准信息。
一缓冲器用于沿逻辑X地址的扇区的非均匀循环，且最坏的情况为重复循环同一扇区。对于优选均匀序列，即，第一扇区首先编程，然后第二，接着第三等，则无需缓冲器。
通过将指针结构110置放于存储器芯片上，将指针操作向更高存储器自主性或最小控制器参与性(其为透明的)调整。在读取操作中，可使用两种模式物理地址存取或逻辑地址存取。在逻辑地址存取或操作的正常模式中，X地址首先载入指针地址暂存器中。接着，读取该特定行的指针的两半。若证明预设指针已坏(“融合地址”与实际行地址不同)，可考虑备用指针(备用地址S)，且其地址在指针的良好一半上的融合区段内编码由于物理上独立，则指针的两半皆已坏的概率极低，使得可分选出该晶粒。紧接着进行第二指针读取。此是给出真实指针的最大两步读取操作。
物理地址存取模式由于被外部指令调用而使得通常使用者不可存取。在系统错误的情况下，此指令可由控制器发出。或者，物理地址模式在分选处理中可作为测试模式的部分使用或若该部分失效则可用于检索数据。
当读取任何指针时，仅考虑“flag＝1”的一半。在读取时，仅地址是重要的；通常忽略标头的位。
首先，最初八个地址(N＝8，纯X地址)分配于存储器的八个平面X解码器(载入其暂存器)。接着，读取第一“缓冲器”地址(若非空)。其将提供一“平面”(Y)地址及一X地址。因此，将覆盖该特定平面的X解码器暂存器而将载入一新X地址。紧接着为下一“缓冲器“地址，等等。更新X解码器且仅在表示Y地址无序的处理中保留最近的输入。当向物理区域中的指针分配行时，忽略行000...0及111...1。因此，在缓冲器中的任何行将具有一非0地址。
此整个序列由非常基本的操作组成，诸如检查“所有为0”(或所有为1)的位的位串及/或通过移位暂存器移动数据。其可易于“在芯片上”实施，也即无需控制器参与。
以预备阶段开始时，更多涉及写入操作。预备阶段涉及两种操作查找真实指针，此与在读取模式中相同，且与查找已擦除扇区并列(若需要在各个平面上存在一扇区)。紧接着更新指针视环境而定，在一循环中(在此特定实例中)对高达8个X地址编码。在指针编程时，若待储存的扇区地址的数目大于在激活的一半上的可用空“缓冲器”位置，指针的清空型式为其之另一半(已擦除)预备或向其复制。若对平面的写入操作以基本指针结构的天然次序进行，则无需缓冲器部分(具有全X+Y地址)。否则，如上所述在某一点，最终需要清空，其具有性能成本优势。在依次进行写入处理的情况中，改善了性能且由于指针结构不常擦除，其与阵列的使用者数据部分大约相同。
缓冲器的尺寸基于最坏的情况设想，其将对八个地址进行编码而无需进行擦除操作。在此情况下，如301a的缓冲器A-G所示，缓冲器的尺寸为N-1。对于如16K的列乘以16K的行的阵列而言，指针的尺寸(未考虑标头部分)可如下计算任何X地址包含15位，任何Y地址具有3位。指针具有2×(8×15+7×18+1+15)＝524位，或(非指针)阵列尺寸的3.2％。附着于指针的两个X解码器占另外3.05％。因此，在此实例中，整个区域耗用为主阵列的6.25％。
如上所述，在读取处理中，获取经转化的地址的时间相对较短。由于指针优选地使用二进制储存，将指针编程比将多状态主阵列编程快，且由于可与主阵列并列编程，故无时间损失。缓冲器及左/右半指针配置加上同时存在的共用同一地址的“旧”与“新”扇区提供至少一个水平的“撤消”操作，其对于异常中止的程序循环有用。因此，该“先接后离”的特征紧随所需的无复制操作。此外，因为编程发生于始终可用的已擦除的扇区上，故可极大地改善性能。如将于下一部分中描述的，对已擦除的扇区的随机选择对于磨损调平是有益的。
查找已擦除扇区的算法根据本发明的一方面，将对应于逻辑地址的新数据写入开放物理地址而非先前对应于逻辑地址的物理地址。开放物理地址可为先前未使用的或先前使用后被(例如在背景擦除程序中)擦除的。在快速存储器阵列的基于指针的架构中，从可用擦除集合中随机查找已擦除的扇区且具有相对最小的延迟将改善性能。
在此工作的例示性实施例中，如在图3a-f的实例中的列321及323所示，各个扇区具有一特定“擦除带”旗标位来指示其状态。尽管读取许多并列旗标位的能力很有帮助，但其并非强制性的。以一X地址形式操作的随机查询种子(seed)由查询数位计数器而产生。计数器的最大计数等于永久为ON的行的数目(如在图3a-f中的实例中的7)。从种子地址开始，优选地以相同、经最优化的序列检查不同行的旗标位。以此方式，若随机引发确认许多扇区可用，即使检查算法不必随机，操作的结果也将为随机擦除的扇区。尽管查找已擦除扇区的速度与可用集合的尺寸一起降低，但若并列检查多行则可保证最大数目的步骤。
当存储器阵列由在相邻元件之间(“虚地”架构)的普通源极/汲极连接以NOR(或非)方式分割为区段时，已擦除的行将导电。通过将一讯号立刻施加至大量行的一末端，若其中的任何一个导电且因此被擦除，则将在一连接至另一端的位线处产生一电流，其允许同时测试所述扇区以判定该组中一或多个扇区是否已擦除。以此方式，纯二进制查询需要不超过K步来从2K个区段中以讯号指示第一区段以寻找至少一个擦除行。尽管将此二进制查询扩展至整个存储器将提供查找所要的区段的最快方式，但是当前消费考量可能限制所检查阵列的尺寸。因此，可组合使用线性及二进制查询。
在查找到含至少一个擦除扇区的区段后，纯二进制查询可将其固定于内部。作为实例，若存储器具有分成每64行256个区段的16K的行，则可在16序列中线性查询16区段的区块，随后在区块中进行四次二进制查询。查找到区段所需的步骤的数目为16+4＝20步。再多6步在区段内查找行，全部步骤数目为26。对于100ns的读取循环，需要2.6μs，对于通常需要数百微秒的写入循环而言，其耗用的时间并不长。
当已擦除行导电时，其擦除带自然为0。当并列或个别检查时，具有非导电擦除带的所有行将自动从擦除集合查询中排除。
指针组织架构中的行冗余在非易失性存储器系统中，通常通过将坏行及扇区的地址储存于某处且将任何当前地址与该清单进行对比来映射出坏行及扇区，接着若需要则产生备用位置程序码。此在美国专利案第5,602,987号中说明，其以引用的方式并入本文中。在本发明的基于指针的环境中，因为指针从身构成转化映射，所以映射操作可移动至指针编码水平。
因为如上部分所述可由在编程时间的自动查询来分配已擦除扇区，所以坏扇区应从擦除集合中排除。若由于使字线对地短路而使扇区失效，此可自动发生。在此情况下，任何位(包括擦除带位)将显示为“1”。或者，若扇区失效，但字线并未对地短路，则可将擦除带位按类编程。若擦除带自身不可编程，则整个区块在阵列的ROM部分或存储器的其它专用分配区域内记录为“坏”。在上电时，读取ROM且设定区段内的锁存器来标记其已坏。对该情况而言，锁存器将使区段在“0”选择，使得在那个区段内的所有扇区呈现已编程。以此方式，其不参与查询序列。
尽管上述情况易于处理，但最坏的设想需要将“非常顽固”的扇区(其很难编程或擦除扇区)记录于特定分配行上的清单上。在上电时，清单可转储入待查阅的RAM中，使得若擦除查询中的潜在“胜者”在清单上，则其可被否决。该特定地址接着可成为用于下一已擦除扇区查询的种子。
对于指针从身，在阵列的相对侧的物理不同的两半中的配置将通常导致至少存在指针的良好的一半。在两半上均匹配坏扇区的极端不可能的事件中，由于实际无良率损失故可分选出该晶粒。
在指针的坏的一半上的坏扇区将或多或少遵循正常行的相同原则。然而，若旗标位停滞为“1”，则需要该坏指针扇区代表在融合地址位置上的00...000或11...111码。坏指针的好的一半将对在融合地址上的备用地址编码，而其标记为激活。所有好指针将在激活的一半上于融合位置将其自身的地址编码。
如上所述，尽管本讨论主要关于使用诸如浮动闸极EEPROM或FLASH元件的电荷储存装置的实施例，但是对于存储器装置而言，其可应用于其它实施例中，包括磁媒介及光媒介。由于储存元件如何读取、如何写入及储存数据的细节未进入本发明的主要方面，本发明的各种方面可应用于其它类型存储器，包括但不限于亚0.1um晶体管、单电子晶体管、基于有机物/碳的纳米晶体管及分子晶体管。举例而言，也可使用诸如分别在美国专利案Eitan的第5,768,192号及Sato等人的第4,630,086号中所描述的NROM及MNOS元件，或诸如分别在Gallagher等人的第5,991,193号及Shimizu等人的第5,892,706号中所述的磁性RAM及FRAM元件，所有申请案均以引用的方式并入本文中。
尽管以特定实施例说明了本发明的各种方面，但应理解本发明在随附权利要求书的全部范畴内受到保护。
权利要求
1.一种非易失性存储器系统，其包含一控制器，其用于外部传输由逻辑扇区地址识别的数据；及一存储器，其连接至所述控制器，其包含一阵列，其由复数个扇区组成，其中各个扇区含有复数个数据储存元件且由一物理地址识别；及一指针结构，其储存在逻辑扇区地址与物理扇区地址之间的对应，其中所述指针结构同时保持一在一逻辑扇区地址与一其中储存由所述逻辑扇区地址识别的当前有效数据的第一物理扇区地址之间的第一对应，及一在所述逻辑扇区地址与一其中储存由所述逻辑扇区地址识别的先前有效数据的第二不同物理扇区地址之间的第二对应。
2.根据权利要求1所述的非易失性存储器系统，其中所述对应储存于所述指针结构的非易失性储存元件中。
3.根据权利要求2所述的非易失性存储器系统，其进一步包含耦合至所述阵列及所述指针结构的读取及写入电路，其中所述阵列及所述指针结构具有不同的解码器结构。
4.根据权利要求2所述的非易失性存储器系统，其中所述对应储存于二进制非易失性储存元件中且所述数据储存元件处于多状态。
5.根据权利要求1所述的非易失性存储器系统，其中所述控制器及所述存储器形成于独立集成电路上。
6.根据权利要求1所述的非易失性存储器系统，其中存储器同时保存由所述逻辑扇区地址识别的当前有效数据及由所述逻辑扇区地址识别的先前有效数据。
7.根据权利要求1所述的非易失性存储器系统，其中为响应一指令，所述控制器可存取由所述逻辑扇区地址识别的先前有效数据。
8.根据权利要求1所述的非易失性存储器系统，其中所述存储器包含写入电路，其耦合至所述存储器阵列及所述指针结构，其中在一写入处理中，对应于一指定逻辑扇区地址的新数据写入在所述阵列的一新物理扇区地址处的所述阵列内，同时，一在所述指定逻辑扇区地址与所述新物理扇区地址之间的新对应储存于所述指针结构中。
9.根据权利要求8所述的非易失性存储器系统，其中所述存储器进一步包含擦除电路，其耦合至所述阵列，藉此所述先前有效数据可在一背景擦除过程中被擦除。
10.根据权利要求8所述的集成电路，其中所述阵列的各个扇区具有一相关的旗标位，所述集成电路进一步包含一判定电路，其连接至所述写入电路及所述阵列，藉此基于所述相关旗标位来判定一用于所述新物理扇区地址的可用扇区。
11.一种集成电路，其包含一非易失性存储器阵列，其包含复数个扇区，各个扇区含有复数个数据储存元件且各个由一物理地址识别；一介面，其连接至所述存储器阵列以外部传输至由逻辑扇区地址识别的所述集成电路数据；及一指针，其连接至所述介面以接收所述逻辑扇区地址，所述指针储存在所述逻辑扇区地址与物理扇区地址之间的对应，其中所述指针结构同时保存一在一第一逻辑扇区地址与一其中储存由所述第一逻辑扇区地址识别的当前有效数据的第一物理扇区地址之间的第一对应，及一在所述第一逻辑扇区地址与一其中储存由所述第一逻辑扇区地址识别的先前有效数据的第二不同物理扇区地址之间的第二对应。
12.根据权利要求11所述的集成电路，其中所述指针由非易失性储存元件组成。
13.根据权利要求12所述的集成电路，其中所述数据储存元件为多状态储存单元且所述指针的所述储存元件为二进制储存元件。
14.根据权利要求12所述的集成电路，其进一步包含耦合至所述阵列及所述指针结构的读取及写入电路，其中所述阵列及所述指针结构具有不同的解码器结构。
15.根据权利要求11所述的集成电路，其中所述存储器阵列同时保存由所述第一逻辑扇区地址识别的当前有效数据及由所述第一逻辑扇区地址识别的先前有效数据。
16.根据权利要求11所述的集成电路，其中所述存储器进一步包含写入电路，其耦合至所述存储器阵列及所述指针，其中在一写入处理中，对应于一指定逻辑扇区地址的新数据写入在所述存储器阵列的一新物理扇区地址处的所述阵列中，同时，一在所述指定逻辑扇区地址与所述新物理扇区地址之间的新对应储存于所述指针中。
17.根据权利要求16所述的集成电路，其进一步包含擦除电路，其耦合至所述阵列，藉此所述先前有效数据可在一背景擦除过程中被擦除。
18.根据权利要求16所述的集成电路，其中所述存储器的各个扇区具有一相关旗标位，所述集成电路进一步包含一判定电路，其连接至所述写入电路及所述存储器阵列，藉此基于所述相关旗标位判定一用于所述新物理扇区地址的可用扇区。
19.根据权利要求11所述的非易失性存储器系统，其中为响应一外部指令可存取由所述第一逻辑扇区识别的先前有效数据。
20.一种操作一包含一控制器及一存储器的存储器系统的方法，所述存储器包括一指针结构及一由复数个扇区组成的阵列，其中各个扇区由一物理地址识别且其含有复数个非易失性数据储存元件，所述方法包含以下步骤在所述控制器单元从一主机接收一第一数据组及一逻辑扇区位，藉此所述主机识别所述第一数据组；将所述第一数据组及所述逻辑扇区地址从所述控制器传输至所述存储器；将所述第一数据组储存于所述阵列的一第一物理扇区地址处；将一在所述逻辑扇区地址与所述第一物理扇区址位之间的第一对应储存于所述指针结构中；紧随所述储存所述第一数据组及所述储存所述第一对应的步骤，在所述控制器处从所述主机接收一待储存于所述逻辑扇区地址处的第二数据组；将所述第二数据组从所述控制器传输至所述存储器；将所述第二数据组储存于所述阵列的一第二物理扇区地址；及储存一在所述指针结构中的所述逻辑扇区地址与所述第二物理扇区地址之间的第二对应，其中紧随所述储存所述第二数据组及所述储存所述第二对应的步骤，所述存储器在所述第一物理扇区地址保存所述第一数据组且在所述指针结构中保存所述第一对应。
21.根据权利要求20所述的方法，其中所述第一对应与所述第一数据组同时储存，且其中所述第二对应与所述第二数据组同时储存。
22.根据权利要求20所述的方法，其进一步包含紧随所述储存所述第二数据组及所述第二对应的步骤，擦除所述第一物理扇区。
23.根据权利要求22所述的方法，其中所述擦除步骤在一背景处理中进行。
24.根据权利要求20所述的方法，其中所述指针结构为非易失性的。
25.根据权利要求20所述的方法，其进一步包含以下步骤紧随所述储存所述第二数据组及所述第二对应的步骤，在所述控制器处从所述主机接收一对储存在所述逻辑扇区地址中的数据的请求；依照所述逻辑扇区地址从所述控制器向所述存储器提供所述请求；及为响应所述存储器依照所述逻辑扇区地址接收所述请求的步骤，从所述存储器向所述控制器提供所述第二数据组。
26.根据权利要求20所述的方法，其进一步包含以下步骤紧随所述储存所述第二数据组及所述第二对应的步骤，在所述存储器处接收一对储存于所述第一物理扇区地址的数据的请求；及为响应所述存储器接收所述请求的步骤，从所述存储器向所述控制器提供所述第一数据组。
27.根据权利要求20所述的方法，其进一步包含以下步骤在所述储存所述第一数据组的步骤前，从一组可用扇区地址选择所述第一物理扇区地址；及在所述储存所述第二数据组的步骤前，从所述组可用扇区地址选择所述第二物理扇区地址。
28.根据权利要求20所述的方法，其中所述组可用扇区地址仅对应于好的物理扇区。
29.一种操作一包含一指针结构及一阵列的非易失性存储器的方法，所述阵列具有复数个扇区，且各个扇区含有复数个储存元件，所述方法包含以下步骤通过一逻辑扇区将一对所述存储器外部可存取的第一数据组写入一第一物理扇区；将一在所述逻辑扇区地址与所述第一物理扇区之间的第一对应储存于所述指针结构中；紧随所述写入所述第一数据组及储存所述第一对应的步骤，通过所述逻辑扇区地址将一对所述存储器可外部存取的第二数据组写入一第二物理扇区；及将一在所述逻辑扇区地址与所述第二物理扇区之间的第二对应储存于所述指针结构中，其中紧随写入所述第二数据组及储存所述第二对应的步骤，所述第一数据组保存在所述第一物理扇区地址中且所述第一对应保存在所述指针中。
30.根据权利要求29所述的方法，其中与所述写入所述第一数据组的步骤同时储存所述第一对应，且其中与所述写入所述第二数据组的步骤同时储存所述第二对应。
31.根据权利要求29所述的方法，其进一步包含以下步骤紧随所述写入所述第二数据组的步骤及所述储存所述第二对应的步骤，擦除所述第一物理扇区。
32.根据权利要求31所述的方法，其中所述擦除步骤在一背景处理中进行。
33.根据权利要求29所述的方法，其中所述指针结构为非易失性的。
34.根据权利要求29所述的方法，其进一步包含以下步骤紧随所述写入所述第二数据组及所述储存所述第二对应的步骤，在所述存储器处接收一对储存于所述逻辑扇区地址的数据的外部请求；及为响应所述请求，提供对所述存储器处于外部的所述第二数据组。
35.根据权利要求29所述的方法，其进一步包含以下步骤紧随所述写入所述第二数据组及所述储存所述第二对应的步骤，在所述存储器处接收一对储存于所述第一物理扇区的数据的外部请求；及为响应所述请求，提供对所述存储器处于外部的所述第一数据组。
36.根据权利要求29所述的方法，其进一步包含以下步骤在所述写入所述第一数据组的步骤前，从一组可用扇区选择所述第一物理扇区；及在所述写入所述第二数据组的步骤前，从所述组可用扇区选择所述第二物理扇区。
37.根据权利要求29所述的方法，其中所述组可用扇区仅含有好的扇区。
38.一种操作一包含一控制器及一存储器的非易失性存储器系统的方法，其中数据基于物理地址储存于所述存储器中，所述方法包含以下步骤基于一逻辑扇区地址在一主机与所述控制器间传输数据；基于所述逻辑扇区地址在所述控制器与所述存储器间传输数据；在所述存储器上将所述逻辑扇区地址转换为一对应物理扇区地址；及存取储存于所述对应物理地址的存储器中的数据。
全文摘要
本发明揭示一种保持在物理地址与逻辑地址之间的对应的在非易失性存储器的储存单元上的指针结构。控制器(101)及储存单元基于逻辑扇区地址传输数据，其中在储存单元上执行物理地址与逻辑地址之间的转换。指针结构(110)包含在逻辑扇区地址与当前数据的物理地址之间的对应，且其保持了在该逻辑地址与旧数据所储存的物理地址之间的一个或多个先前对应。在一例示性实施例中，指针结构(110)为一个或多个独立非易失性子阵列，各个子阵列具有其本身的行解码器(303a，303b)。各个指针具有一旗标，其除储存在逻辑地址与物理地址间的当前对应及一或多个先前对应外，还可指示该指针是否是激活的。
文档编号G06F12/02GK1628289SQ03803347
公开日2005年6月15日 申请日期2003年2月4日 优先权日2002年2月6日
发明者若尔-安德里安·瑟尼 申请人:桑迪士克股份有限公司