专利名称：用于金融税控收款机的磁卡数据读取电路的制作方法
技术领域：
本实用新型涉及一种用于金融税控收款机的磁卡数据读取电路，即涉及一种应用金融税控收款机的满足简单、低价要求的磁卡数据读取电路。
背景技术：
在现有技术中，金融行业、税控产品行业以及其它使用磁卡电路组成较复杂，其成本较高，目前，应用于金融行业，税控产品行业以及其它使用磁卡的行业都处于一种高度竞争的状态，客户对产品质量的要求越来越高，因此对电路设计的要求就向简单、稳定方向发展，而客户对产品价格的要求又促使电路设计成本向采购容易、价格低廉方向发展，因而需要对现有的磁卡数据读取电路进行改进。
发明内容
本实用新型的目的在于将磁头读取的微弱电信号转换为CPU电路能够识别的计数脉冲信号，实现简单、稳定、低价、通用的目的。
为了达到上述目的，本实用新型提供了如下的技术方案设计一种用于金融税控收款机的磁卡数据读取电路，该电路的磁卡数据读取电路由两个分别处理各个磁道之数据信号的连接方式相同的电路并联组成，第一路信号由第一级运算放大器U16A输入端U16-2与磁卡读卡头相连，其输出端U16-1与第二级运算放大器U16B的输入端U16-6相连，第二级运算放大器的输出端U16-7与第三级运算放大器U11的输入端U11-5相连，第三级运算放大器的输出端U11-7与异或门芯片U13的第一级输入端U13-1相连，其输出端U13-3与异或门芯片的第二级输入端U13-5相连，其输出端U13-6直接连到CPU电路，第二路信号由第一级运算放大器U16C输入端U16-9与磁卡读卡头相连，输出端U16-11与第二级运算放大器U16D的输入端U16-13相连，第二级运算放大器的输出端U16-14与第三级运算放大器U11的输入端U11-3相连，第三级运算放大器的输出端U11-1与异或门芯片U13的第一级输入端U13-9相连，其输出端U13-8与异或门芯片的第二级输入端U13-13相连，其输出端U13-11直接连到CPU电路。简而言之，该电路由两个运算放大芯片和一个异或门芯片组成，是一种用于金融税控收款机或其它类似设备中的能够满足磁卡数据读取要求的数据处理电路。
本实用新型较好的技术方案是第一个磁道的数据读取电路中的数据差分放大输入电路由两个并联的电阻R3、R13组成，电阻R3、R13通过电容C1相连组成过滤干扰电路，放大倍数调整电路由电阻R3、R16组成并与运算放大器U16-2负极相连，电阻R23承担钳位，延迟电路由电阻R24、电容C16相连后与异或门芯片U13A相连构成，运算放大器参考电压电路由R39、R41、C20相连后与运算放大器U11A的负极相连构成，初级放大电路由运算放大器U16A组成，其输出端与电阻R18相连，构成二级钳位放大电路的运算放大器U16B的输出端与电阻R20相连并通过电阻R20与波形整形电路的运算放大器U11B的正极相连，边缘脉冲产生电路的异或门芯片U13A与反相电路的异或门芯片U13B直接相连；再者，第二个磁道的数据读取电路中的数据差分放大输入电路由两个并联的电阻R14、R33组成，电阻R14、R33通过与电容C18组成过滤干扰电路，放大倍数调整电路由R14、R17组成并与运算放大器U16C负极相连，钳位电路由R43组成，延迟电路由R44、电容C21相连后与异或门芯片U13C相连构成，构成初级放大电路的运算放大器U16C输出端与电阻R19相连，构成二级钳位放大电路的运算放大器U16D的输出端与电阻R40相连并通过电阻R40与波形整形电路的运算放大器U11A的正极相连，边缘脉冲产生电路的异或门芯片U13C组成与反相电路的异或门芯片U13D相连。两个磁道的数据读取电路构成了本实用新型的完整的技术方案，可以方便用于金融税控收款机的磁卡。
本实用新型的工作原理磁头J6-1、J6-5送来的第一个磁道的磁头信号经电阻R3、R13、电容C1组成的输入电路后进入运算放大器U16A的第2、第3脚进行第一级放大，输入信号经第1脚送给运算放大器U16B进行第二级钳位放大，经第二级放大后的输出信号经第7脚送给运算放大器U11B进行波形整形后由第7脚输出，再送给异或门芯片U13A供触发器产生脉冲信号，脉冲信号由第3脚输出后送给异或门芯片U13B倒相后完成全部任务，即可直接送给CPU计数使用。
同理，磁头J6-2、J6-4送来的第二个磁道的磁头信号经电阻R14、R33、电容C18组成的输入电路后进入运算放大器U16C的第9、第10脚进行第一级放大，输入信号经第8脚送给运算放大器U16D进行第二级钳位放大，经第二级放大后的输出信号经第7脚送给运算放大器U11A进行波形整形后由第1脚输出，再送给异或门芯片U13C供触发器产生脉冲信号，脉冲信号由第8脚输出后送给异或门芯片U13D倒相后完成全部任务，即可直接送给CPU计数使用。
与现有技术相比，本实用新型具有以下明显优点1、电路简单、容易实现、体积小；2、性能稳定、不易出现临界现象、不需要复杂的调试；3、元器件通用性强，所有元器件价廉易得，且互换性好；4、应用范围广，可以作为所有磁头信号放大处理电路使用。
以下是本实用新型的附图说明图1是本实用新型的附图说明。图中，标明了两个磁道的数据读取电路的组成和连接方式。
具体实施方式
以下通过具体的实施方式对本实用新型进行更加详细的描述参照图1，磁卡数据读取电路主要由运算放大器U16(LPV324)、运算放大器U11(LM358)、异或门U13(74HC86)组成，第一路磁头信号由J6-1、J6-5通过R3、R13连接到U16A的第2、第3脚，经U16A的第1脚连接到U16B的第6脚，经U16B的第7脚输出，然后连接到U11B的第5脚，由U11B的第7脚输出后加载到U13A的第1、第2脚，其中第2脚的信号经R24与C16延迟后加入，U13A的输出信号经第3脚加到U13B的第5脚，反相处理后由第6脚输出。
参照图1，第二路磁头信号由J6-2、J6-4通过R14、R33连接到U16C的第9、第10脚，经U16C的第8脚连接到U16D的第13脚，经U16B的第14脚输出，然后连接到U11A的第3脚，由U11A的第1脚输出后加载到U13C的第9、第10脚，其中第10脚的信号经R44与C21延迟后加入，U13C的输出信号经第8脚加到U13D的第13脚，反相处理后由第11脚输出。
权利要求1.一种用于金融税控收款机的磁卡数据读取电路，其特征在于磁卡数据读取电路由两个分别处理各个磁道之数据信号的连接方式相同的电路并联组成，第一路信号由第一级运算放大器U16A输入端U16-2与磁卡读卡头相连，其输出端U16-1与第二级运算放大器U16B的输入端U16-6相连，第二级运算放大器的输出端U16-7与第三级运算放大器U11的输入端U11-5相连，第三级运算放大器的输出端U11-7与异或门芯片U13的第一级输入端U13-1相连，其输出端U13-3与异或门芯片的第二级输入端U13-5相连，其输出端U13-6直接连到CPU电路，第二路信号由第一级运算放大器U16C输入端U16-9与磁卡读卡头相连，输出端U16-11与第二级运算放大器U16D的输入端U16-13相连，第二级运算放大器的输出端U16-14与第三级运算放大器U11的输入端U11-3相连，第三级运算放大器的输出端U11-1与异或门芯片U13的第一级输入端U13-9相连，其输出端U13-8与异或门芯片的第二级输入端U13-13相连，其输出端U13-11直接连到CPU电路。
2.根据权利要求1所述的磁卡数据读取电路，其特征在于第一个磁道的数据读取电路中的数据差分放大输入电路由两个并联的电阻R3、R13组成，电阻R3、R13通过电容C1相连组成过滤干扰电路，放大倍数调整电路由电阻R3、R16组成并与运算放大器U16-2负极相连，电阻R23承担钳位，延迟电路由电阻R24、电容C16相连后与异或门芯片U13A相连构成，运算放大器参考电压电路由R39、R41、C20相连后与放大器U11A的负极相连构成，初级放大电路由运算放大器U16A组成，其输出端与电阻R18相连，构成二级钳位放大电路的运算放大器U16B的输出端与电阻R20相连并通过电阻R20与波形整形电路的运算放大器U11B的正极相连，边缘脉冲产生电路的异或门芯片U13A与反相电路的异或门芯片U13B直接相连。
3.根据权利要求1所述的磁卡数据读取电路，其特征在于第二个磁道的数据读取电路中的数据差分放大输入电路由两个并联的电阻R14、R33组成，电阻R14、R33通过与电容C18组成过滤干扰电路，放大倍数调整电路由R14、R17组成并与运算放大器U16C负极相连，钳位电路由R43组成，延迟电路由R44、电容C21相连后与异或门芯片U13C相连构成，构成初级放大电路的运算放大器U16C输出端与电阻R19相连，构成二级钳位放大电路的运算放大器U16D的输出端与电阻R40相连并通过电阻R40与波形整形电路的运算放大器U11A的正极相连，边缘脉冲产生电路的异或门芯片U13C组成与反相电路的异或门芯片U13D相连。
专利摘要本实用新型公开了一种应用于金融税控收款机的满足对磁头读卡信号放大处理要求的磁卡数据读取电路，该电路由两个运算放大器芯片和一个异或门芯片连接而成，其中第一路磁头信号经U16A、U16B、U11B、U13A、U13B各级电路处理后，即达到供CPU计数、识别的条件，第二路磁头信号经U16C、U16D、U11A、U13C、U13D各级电路处理后，同样可以达到供CPU计数、识别的条件，解决了磁头输出的微弱信号放大、滤波、消除干扰、整形等问题，具有电路简单、稳定可靠、可通用互换和价格低廉等优点，广泛适用于各类磁头读取磁卡信号的处理设备中。
文档编号G06K7/00GK2679763SQ20032012533
公开日2005年2月16日 申请日期2003年12月25日 优先权日2003年12月25日
发明者刘祥 申请人:深圳市奥格立电子科技有限公司