专利名称：相位控制高速接口的制作方法
技术领域：
本发明涉及高速接口。
背景技术：
双倍速资料传输(DDR)动态随机存取存储器(DRAMS)被用于诸如机顶盒中的芯片的许多系统中。对于一个与芯片连接的DDR DRAM，须精确地确定地址、控制、及数据信号内的时钟和选通脉冲信号的位置。在DDR时钟周期内，每周期存在两个数据信号，每半周期存在一个数据信号。当数据周期在半周期内稳定时(例如在半周期的中间)，通常需要发出选通脉冲(strobe)数据。在一个稳定点选通一个数据信号需要正确读出或写入数据到DDRDRAM。
现有系统在选通脉冲信号(strobe signal)时钟中使用延迟线(delay lines)生成延迟，以确定选通脉冲信号的位置。这可通过使用可生成延迟变量数字的多路器(MUX)和缓冲实现。对每一个延迟使用缓冲(或变换器)链，例如可提供一个10ps延迟的缓冲，两个20ps延迟的缓冲等。该MUX具有用于一个、两个、三个等的延迟间隔的通路，从而选通脉冲信号可作诸如10ps、20ps、30ps等的延迟，所述延迟取决于MUX中选择的通路。另一实例为延迟锁定回路(DLL)设计，典型的为动态DLL，其通过延迟线中的缓冲器链提高锁定延迟，例如可为选通脉冲信号提供四分之一周期的延迟。
缓冲器在数据率达到133-150MHz前按要求运行。尽管缓冲器给出一些粗糙并且不理想地控制，对于低数据率(例如200MHz以下)地操作它们还是足以应付的。然而，缓冲器延迟因子不具有理想的处理程序、温度、以及电压(PTV)变量控制，从而它们的输出值不能基于这些因数变化。另一问题在于，在高数据率(例如200MHz或以上)时，读和写数据的窗口较小，如在200MHz时窗口为2.5ns，而在133MHz时为3.5ns。因此，选通脉冲信号的定位的精确性在高数据率时需要非常精确的控制。然而，缓冲器在这些数据率下并不理想，不能精确地定位数据信号的选通脉冲信号。
因此，需要一种可使选通脉冲信号在高数据率下定位的系统及方法，其还可充分减少或者除去由于处理程序、温度、和/或电压的不同而产成的选通脉冲信号重定位。
发明内容
本发明的一个实施例提供了一个系统，包括一连接外部设备的芯片，所述外部设备具有写数据通路(或模式)，其包括一个接收时钟信号并生成具有相同或相异频率及相同或相异相位的选通脉冲信号的模拟装置，所述选通脉冲信号用于正确定位输出地址、控制及数据信号到离线设备，所述外部设备具有芯片读取通路(或模式)，其包括一个可处理来自离线装置的输入选通脉冲信号模拟装置，以正确定位选通脉冲信号，所述选通脉冲信号用于写入输入数据到芯片的存储装置。
本发明的另一实施例提供用于精确定位时钟和选通脉冲信号的相位内插的模拟设计技术，所述选通脉冲信号用作与诸如存储装置、DDR DRAMS等的外部设备进行通讯的高速接口。该设计结合了多相位输出的可数字控制的PLL、用于将控制电路的时钟调整到接口电路的校正PLL、以及用于将相位偏移引入信号相位内插电压控制的延迟线。
本发明的另一实施例还提供了一种包括允许读写到外部装置(入DDRDRAMS)的接口配置的系统。该系统包括一个用于接收时钟信号以生成PLL输出信号的锁相环(PPL)(例如Frac-NPLL合成器)，及一个用于接收控制值和PLL输出信号以生成控制时钟信号的相位内插器设备(例如分频器/相位内插器)。来自接口的选通脉冲信号输出的时序通过控制时钟信号控制，从而选通脉冲信号在读写时的数据信号稳定部分出现。
本发明的另一实施例还提供一种用于精确定位时钟和选通脉冲信号的相位内插器的使用模拟设计技术，所述选通脉冲信号被用作与诸如DDR的高速接口。该设计结合了多相位输出的可数字控制的PLL、用于将控制电路的时钟调整到接口电路的校正PLL、以及用于将相位偏移引入信号相位内插电压控制的延迟线。
本发明的另外的实施例、特征及优点，以及本发明的不同实施例的结构和操作，在以下结合附图进行详细描述。
在此提供的作为说明书一部分的附图与详细描述共同例示了本发明，并用于解释本发明的规则以及使本领域的相关人员可实现本发明。
图1示出了根据本发明的一个实施例的一个包括一个芯片的电路，该芯片具有通过基座与DDR DRAM连接的模拟和数字装置。
图2是根据本发明的一个实施例的芯片的高速接口框图。
图3和图4分别示出了图1中的高速接口的一个写入数据通路和时序图。
图5和图6分别示出了图1中的高速接口的一个读出数据通路和时序图。
图7是图2中的PLL的框图。
图8是图2和图3中的PLL和相位内插器的示意框图。
图9示出了图2中的校正PLL端口。
图10是图2和图9中的校正PLL的示意框图。
图11示出了图2中的一个八字节片段的详细信息。
图12示出了根据本发明的一个实施例的读取数据通路中的延迟通路。
图13示出了图7和图9的联合方块示意图，其中两个时钟用于两个检验时钟信号。
图14是图13中的一部分，其仅包括一个时钟。
图15示出了图8中的一个相位内插器。
以下将参考附图描述本发明。在附图中，相同的标号用于表示同一或者功能类似的元件。并且，标号的最左边的数字表示该标号在图中第一次出现。
具体实施例方式
概要尽管论述了特殊的结构和方案，但可以理解的是，其仅用于例示本发明。熟悉本相关领域的人员可识别不脱离本发明的精神和范围的其他结构和方案。本领域人员易知的是，本发明还可应用于其他不同应用。
本发明的一个或多个实施例使用一个包括锁相环(PLL)的模拟系统，从而在不影响数据信号稳定性的情况下，适当地将选通脉冲信号定位到选通脉冲数据信号，所述锁相环具有相位内插器，以生成控制时钟信号。相位内插器可以是可生成时钟控制信号以使选通脉冲信号延迟离散的时间间隔的模拟装置。与使用选通脉冲信号数字延迟的现有系统相反，使用模拟技术可使由处理程序、温度、及电压(PTV)导致的变化充分减少，从而选通脉冲定位可较数字方法更加精确地控制。本发明还可用于时钟调整，从而时钟可被准确地关于地址和控制线定位。
可以理解的是，此处讨论的和/或在图中示出的所有数值都是示例性的。本领域普通技术人员可以理解的是，不同的输入、输出、及元件的数值可因应用或应用的规范而不同。因此，所有的输入、输出、及元件的数值在本发明范围内是可预期的。
全部系统图1示出了根据本发明的一个实施例的一个电路100，其包括芯片102及外部装置104(例如存储装置、存储器、DDR DRAM或任意其他需要高速接口的装置)。芯片102包括数字信号系统106(数字部分)、模拟信号系统108(模拟部分)、以及基座110(如一个或多个单向和/或双向基座)。基座110用于读和写模式下芯片102与DDR DRAM 104间的信号的传递。例如，一个64位的数据信号从DDR DRAM 104中读出，或写入DDR DRAM 104中。
图2是根据本发明的一个实施例的芯片102的高速接口方块图。
数字部分106的一部分示于图2，其从数字部分106的具有存储器控制器或序列发生器(图中未示出)的另一部分，接收信号(如信号236、238、212、214、216、218、220，及以下详细讨论的其他信号)。未示出的数字部分106的那部分还可包括其他数字装置，其对于本领域的技术人员并结合该描述是熟知的。
模拟部分108包括一个PLL 200(例如图3、7、8所示的具有分频器/相位内插器302的Frac-N PLL 300)，其可生成时钟信号FDDR1-FDDR6 202-1到202-6。信号202-2和202-3可控制偶数自己信号(如0、2、4、……)，而202-5和202-6可控制奇数字节信号(如1、3、5、……)。PLL 200用于生成来自时钟信号参考频率304(图3)的6个时钟信号FDDR1-FDDR6 202-1到202-6。该6个时钟信号FDDR1-FDDR6 202-1到202-6都具有一个相同的频率，可以是多重参考频率304，但相互间的相位不同，如图3和图8所示。在检测和/或监测从DDR DRAM 104上读、写数据期间，由于数据不同，可基于确定的控制信号进行相位调整。
模拟部分108还包括一个将控制电路时钟与接口电路时钟对准的校正PLL 204(还可见图9-10)。信号FDDR1 202-1用作输入校正PLL 204的参考信号。校正PLL 204还可从芯片102内的时钟树900(图9)接收时钟信号参考频率206。校正PLL 204通过利用时钟树900(图9)判断信号Flogic 208上的延迟，使信号Fct 206向信号FDDR1 202-1对齐。从而信号Flogic 208为一个考虑时钟树900产生的延迟的调整的信号。信号Flogic 208在时钟树900的顶部被接收。
模拟部分108还包括一个8字节限幅装置210。该8字节限幅装置210的一部分(一个字节)的详细信息1100(图11)在图11-12中被示出，并在相关部分讨论。
本发明可应用于诸如美国加州的博通公司(Broadcom，Inc.)的BCM7038芯片的DDR存储器接口。该类接口可用于时钟的精确控制以及发送选通信号。随着接口速度的提高，相关数据信号的必要选通脉冲以及时钟信号的定位的精确性变得极为迫切。
写数据通路结构现在参考图3和图4，并继续参考图2。图3和图4分别示出了根据本发明的实施例的模拟装置108中的一个写入数据通路和时序图。图3还示出了多个基座110-A到110-E。在本实施例中，基座110-A为单向的，而基座110-B到110-E都是双向基座。单向基座110-A包括一个驱动器306和两个针脚CLKi和CLKbi。双向基座110-B到110-E都包括驱动器(分别为驱动器308-314)、接收器(分别为接收器316-322)、以及针脚(分别为针脚ADDR/CNTRL、DQSi、Dqi、及DQMi)。
时钟起动信号236确定何时门电路236传递信号202-4到驱动器306及输出针脚CLKi和CLKbi。在该实施例中，仅当时钟起动信号236为高时信号202-4通过门电路240。
信号202-1控制地址和控制信号328何时可被传输到基座110-B。地址和控制信号238被闭锁并延迟于触发器242，直到信号202-1从触发器242中释放信号238。
DQS起动信号212(选通脉冲起动)控制驱动器310的起动，其控制信号202-2(偶数字节)或202-5(奇数字节)何时被输出到DQSi。DQS选通信号214(选通脉冲窗口操作)控制DQSi信号202-2/5何时通过门电路230被通过针脚DQSi输出。信号202-2/5在选通信号214为高时可仅通过门电路230。
信号202-3(偶数字节)或者202-6(奇数字节)控制数据信号DQ 218何时可被传送到基座110-D。数据信号218被闭锁和延迟于触发器232，直到信号202-3或202-6之一将信号218’从触发器232中释放。如上所述，信号202-3控制偶数字节，而信号202-6控制奇数字节。DQ起动信号216(数据起动)控制驱动器312的起动，其控制数据信号DQj 218’何时可被从基座110-D输出。
信号202-3/6还控制数据屏蔽信号DQM 220何时被传送到基座110-E。数据屏蔽信号220被闭锁和延迟于触发器234，直到信号202-3或202-6之一将信号220’从触发器234释放。数据屏蔽信号220/220’用于在写和/或读时根据需要屏蔽数据，例如在非法打开时。
如上所述，在写模式下，CLK起动信号236(时钟)和地址及控制信号238被输出到基座110。时钟信号236由“与”门电路240通过FDDR4 202-4控制，而地址和控制信号238由触发器242通过FDDR1 202-1控制。
读数据通路配置现在参照图5和图6，并继续参照图2。图5和图6分别示出根据本发明的一个实施例，对于模拟装置108的读数据通路和时序的示意图。在图5中，驱动器306-312分别被禁用，从而基座110-C和110-D都接收并转发该接收信号。本发明的一个实施例的更多细节在图11-12中示出，并描述在相关内容中。
同样在图5中，在基座110-C接收到来自DDR DRAM 104的选通脉冲信号244后，通过接收器318转发所述选通脉冲信号244。门电路504使用传输自选通控制器252的读控制信号250(例如，rd_cmd)控制信号244的传输。信号244仅当读控制信号250为“高”时才通过门电路504传输。一旦被传输，信号244使用延迟线DL 502延迟以产生延迟信号244’。延迟线502从延迟锁定环(DLL)503接收控制信号500。
数据信号246在基座110-D被接收，并通过接收器320转发。延迟信号244’和写指针信号508用于选通并将选通脉冲信号204写入存储器248(例如，先进先出(FIFO)存储器)。读指针信号510用于控制来自内存248的读取，例如读指针信号510可用于访问存储于存储器248中所需部分的数据254。
锁相环和相位内插器图7是根据本发明的一个实施例的PLL 200的框图。在本实施例中，差分数字时钟信号700(如，I_ref_ddrclk n/p，例如54MHz差分时钟信号)在装置704(例如，差分-单装置)被转换为单终结时钟信号702。在正常的工作中，复用器706接收控制信号708以控制传递信号的通路(0或1)。例如，在正常的工作中，通路0将信号702传输至PLL 300，而在测试/旁路的工作中，通路1将测试/旁路信号710(例如，i_byp_clk_pll，例如58MHz或更低的差分时钟信号)传输至PLL300。
PLL 300接收信号702或信号710以及输入信号712(例如，基于I_nldiv和I_n2div(如图8所示))。PLL 300输出时钟信号714(例如，图8中的Fvcxo)至相位内插器302，其中所述输出时钟信号可以是多路信号702或710。在一个实施例中，可以有8个信号714，它们频率相同，相位不同。相位内插器302也可接收相位控制信号716-1至716-6(例如，I_fddrn_ph，其中n＝1～6)。相位内插器302使用这些输入信号714和716以产生6个输出时钟信号718-1至718-6(例如，o_fddrn_clk)。所述时钟信号718-1至718-6有相同的频率，但是彼此发生相位漂移。复用器720用于在正常工作时使时钟信号718位于通路0上，或在测试/旁路工作时使测试/旁路信号722(例如，I_byp_clk_ph_int，例如200MHz的外部时钟信号)位于通路1上。复用器720在其控制端口接收信号724(例如，I_bypass_pll)以控制传输输入信号(718或722)的通路(0或1)。在一个实例中，通过图7中的各端口接收或传输的信号具有以下特性o_fddrl_clk＝0度+/-45度(对于地址/控制)o_fddr2_clk＝0度+/-90度(对于用于字节交错的写DQS偶字节)o_fddr3_clk＝90度+/-45度(对于用于字节交错的写DQ偶字节)o_fddr4_clk＝0度+/-45度(对于时钟)o_fddr5_clk＝0度+/-90度(对于用于字节交错的写DQS奇字节)o_fddr6_clk＝90度+/-45度(对于用于字节交错的写DQ奇字节)图8为根据本发明的一个实施例的PLL 300和相位内插器302的原理框图。PLL 300包括相位-频率探测器/充电泵800(PFD/CP)，环路滤波器802，压控振荡器804和包括第一分频器808和第二分频器810的反馈环806。
相位内插器302包括6个支路，每个支路有一个相位内插器822和分频器824。每个相位内插器822在控制信号716的控制下选择时钟信号714的两个相位并且基于控制信号716(例如，PHn)产生时钟信号826的调整或移动相位，所述相位是所述两个时钟信号714的两个相位的加权平均值，其将在图15的相关内容中详述。移相信号826被分频器824分开(例如，8向分频器)并输出为FDDR 202。使用相位内插器822给时钟信号7140度或90度的基准相位漂移，然后相位漂移被微调至+/-45度或+/-90度，此依赖于FDDR信号正被传输至何处(参见图2、3和5)。在一个实施例中，默认相位控制值为信号FDDR 1、2、4、5产生0度，为信号FDDR 3、6产生90度。
在一个实施例中，所述相位控制器的分辨率为2.8125度，5比特控制器以+/-45度改变所述相位，6比特控制器以+/-90度改变所述相位。对于5比特控制器而言，所述默认复位值是“10000”，对于6比特控制器而言，所述默认复位值是“100000”。
图9示出校正DLL 204的端口。如上所述，校正DLL 204在校正PLL 902接收FDDR1 202-1(例如，I_ref_clk)作为参考信号，以调整Fct 206(例如，I_tree_clk)。复用器904用于测试/旁路模式，在它的控制终端使用信号906(例如，I_bypass_pll)控制所述模式。在正常模式下，通道0将信号208路由至时钟树900，但在测试/旁路模式下，通道1将信号908(例如，I_byp_clk_deskew)传输至时钟树900。
图10是根据本发明的一个实施例的校正PLL的原理框图。校正PLL 204包括分频器1000和1002，相位-频率探测器/充电泵，环路滤波器1006，压控振荡器1008以及分频器1010和1012。
字节限幅系统图11示出一个8个字节限幅装置1100的详图，调整所述字节片段以组成如图2中的8个字节片段。每个字节限幅装置1100接收8套信号或者比特。在写模式下，这些比特的一部分不被处理即通过比特限幅装置1100传送。在读模式下，比特通过延时装置502和1201(仅在图12中示出)传输。在图的右远侧上的框是基座110的一部分，用于在芯片102和DDR DRAM 104之间传输和接收信号。
字节限幅读模拟系统图12是根据本发明的一个实施例的包括一个选通脉冲信号的读数据通路的原理图，其中读数据的流程以与其他图相反的方向示出。在本实施例中，通过左侧从DDR DRAM 104(图1)接收数据246并将其通过右侧或反向的所有其他图传输至数字系统106(图1)数据信号246(例如，I_pad2io_dq))使用延时装置1201(liru，一个或多个缓冲器1208和被T/8延时的T/8延时装置(压控延时线(VCDLs)1102，T为时钟周期)。
在选通脉冲信号相位控制系统1200中，在达到延时线502之前，选通脉冲信号244(例如，I_pad2io_dqs)基于选通信号250(例如I_d2io_gate_dqsr)在“与”门电路504传输。信号244可使用多路延时锁定(例如由固定的延时)的T/8延时装置1202可延时0-180度的可调数量，90度是正常值。调整的控制器是信号1204(例如，I_dqsr_ph，可为数字信号)。通过模拟相位内插器1206达到相位延时的变化。所述相位调整信号244’(例如，o_io2d_dqs)用于将数据246选通至内存248(图2和5)中。所述T/8加上所述数据信号通路中的可选固定延时装置，使选通脉冲信号244’在超过所述稳定数据半周期的开始和结束阶段被扫描。
在一个实施例中，DLL 503产生电压参考输入500以锁住所有T/8延时1202。最终延时值用于使用相位内插器1206的相位内插。这使系统100(图1)在读回数据时，在稳定数据点调整选通脉冲信号。系统100定位选通脉冲信号以产生来自驱动器的输出信号244’(例如，o_io2d_dqs)，所述信号用在芯片102内以选通数据246。从而输入选通脉冲信号244在到达相位内插器1206以前被接收到并延时一定数量。然后选通脉冲信号244’用于当从其他芯片104读取时，实际锁定所述数据246。
模拟测试用旁路时钟系统图13示出根据本发明的一个实施例图7和图9的混和原理框图，其中时钟信号710和908用于两个测试时钟信号。
图14是图13的一部分，根据本发明的一个实施例，和图13相比较，图14有附加的电路。在本实施例中，两个测试时钟的任何一个能被使用，或者以一个使用装置1400调整的时钟被使用，该装置是只能被用作测试目的的所述缓冲类型的熟知控制延时线。部分1402在模拟校正PLL中并如图被连接。
有三种可能用于图14所示方案的模式。第一种模式使用两个时钟，在针脚DDR_CLK和(默认模式)上接收所述时钟，在第二种模式中，利用在针脚DDR_CLK接收的单时钟使用数值控制延时线(NCDL)。在第三种模式中，使用在针脚DDR_CLK接收的一个时钟，并且校正DLL 902正常工作。
相位内插器图15示出根据本发明的一个实施例图8的相位内插器。所述相位内插器执行所述两个输入时钟信号714Φ1和714Φ2，它们根据彼此发生少于45度的相位漂移。加权因子716α是数字控制的。结果输出时钟1502Φout的相位为所述输入时钟相位的加权平均值。
示范性操作因此，在本发明的一个实施里中，模拟模块108提供一般时钟合成，其用在DDR I/O接口的写模式定时控制和读模式定时控制中。例如，时钟合成器PLL200接收54MHz的差分参考时钟700并产生六个独立DDR输出时钟FDDR1-6 202-1至202-6，伴随着可编程频率从100MHz到200MHz变动。所有六个输出时钟FDDR1-6 202-1至202-6有使用5或6比特输入的数字相位控制器。
在零插入(校正)PLL 204、DLL 503、读通路DQS相位控制系统1200、以及写DQS、DQ和DQM的附加数字逻辑电路接收时钟合成器PLL 200输出。所述零插入校正PLL 204输出Flogic 208从所述反馈返回输入Fct 206提升以补偿内存控制器或提供至少信号236、238、212、214、216、218和220的数字逻辑部分106的序列发生器的延时通路。所述DLL 503在选通脉冲信号相位控制系统1200中提供数字可编程延时线502的主定时控制。每个DQS相位控制部分根据输入DQ数据246(DQI＜7∶0，i＝0，..7)的字节调整所述DQS_IN Rx选通脉冲信号244。所述延时DQS_OUT 244’信号将所述数据246记录到内存248，所述存储器输出8比特数据字。所述完整的64比特DDR DQ字在8字节片1100中使用8个选通脉冲信号。DLL 503包括8个相位控制系统1202的每一个。这些系统1202是模拟的，用在DDR速度达到并超过200MHz时更好的执行PVT控制。
图7和图8示出所述PLL 300，其提供6个时钟信号FDDR 202-1至202-6，使用如上所述的相位内插器独立地调整每一个时钟信号的相位。
如图3、5和8所示，如果不是所有的数字电路都正在被使用，可以独立完成使用相位内插器的时钟定位，这是因为系统200从单个PLL 300产生多路输出202。例如，第一输出202-1被用于记录调整所述地址和控制时钟(图5)相位的芯片102的内部装置，并且独立定位第二输出202-4并传输其至将在芯片102外传输的基座110。这样，本发明的系统200实现了外部和内部时钟、选通脉冲信号和数据的独立控制。
在图8中，六个相位内插器822从PLL 300接收公共输入信号。所述相位内插器822的输出202为FDDR1＝0+/-45(/-是所述控制)，FDDR2＝0+/-90，FDDR3＝90+/-45，等等。相位内插器输出信号202的相位调整可以从一个PLL300独立建立。
例如，可在产生FDDR4 202-4的芯片102外传输FDDR4 202-4，并且FDDR1 202-1能用在芯片102内部。如果FDDR1 202-1用在芯片102内部，来自芯片102的相位为访问和控制信号的某个值。
使用本发明的所述系统100，对每个特殊涉及而言，用户可以单独调整FDDR1 202-1以使其对由芯片102产生的访问和控制线而言最理想。这可以在考虑在芯片102内部使用的FDDR2 202-2的值的时候得以实现。
使用相位内插器822的FDDR值202的独立控制使内部和外部选通脉冲时钟信号DQSi可以独立调整。同样，使用相位内插器822而不使用数字延时线通过充分消除由过程、温度和电压引起的变化，实现选通脉冲信号、地址和控制信号的更精确的定位。
对选通脉冲信号而言，相位内插器822被用于将所述选通脉冲信号延时90+/-一定数量。所述选通脉冲信号是双向信号。当写入芯片102外部产生选通脉冲信号的DDR装置104时，所述选通脉冲信号需要被定位在从所述数据开始的90度左右，或者在任何稳定的点。这可以通过使用相位内插器822得以实现，所述相位内插器产生与在芯片102外部传输的选通脉冲信号DQSi相关联的独立时钟控制器202。
当从所述芯片102外部的DDR装置104接收到选通脉冲信号时，发送芯片104提供所述选通脉冲信号。使用接收数据调整接收的选通脉冲信号，这意味着当数据改变时，所述选通脉冲信号也改变。因此，所述系统100在选通所述数据之前，在内部将所述选通脉冲信号转换为适当的稳定数据点。否则当数据正在变化时，所述接收芯片可能选通所述数据。芯片102使用压控延时线实现本过程。
定时模型通过将所述最后驱动器由模拟块变为特征标准单元，可以获得与定位提取兼容的定时模型和静态定时分析工具。这提供了带有模拟模块的使用模拟数字方法的定时包。将在系统中调整的提供精确相位控制的相位内插器设计避免在总定时包的重复。
以上描述了本发明的不同实施例。应该认识到它们只是通过示例的方式而不是以限制的方式被阐述。本领域的技术人员会理解在不脱离本发明的精神和范围的条件下，可以做出不同的形式和细节方面的改变。这样，本发明的保护范围不应局限于任何以上所述示例性实施例，而仅应根据以下权利要求和其等价物定义。
权利要求
1.一种系统，其中包含一个与外部设备连接的芯片，其特征在于，所述系统中包括一个芯片输出数据通路，其中包含一个模拟装置，所述模拟装置用于接收一个时钟信号，并产生具有相等或不同的频率和相等或不同的相位的第一套选通脉冲信号，所述第一套选通脉冲信号用于定位时钟、选通脉冲信号、输出地址、控制、以及数据信号中的至少一个；一个芯片输入数据通路，其中包含一个模拟延迟装置，所述模拟延迟装置用于处理第二套选通脉冲信号，以定位用于向所述芯片的一个存储装置写入输入数据的所述第二套选通脉冲信号。
2.根据权利要求1所述的系统，其特征在于，所述模拟装置和模拟延迟装置不会受系统中的处理程序、电压、或温度变化所影响。
3.根据权利要求1所述的系统，其特征在于，所述模拟装置中包括一个用于接收所述时钟信号并输出多个第一信号的锁相环路；一个用于接收所述各个第一信号并由此产生所述第一套选通信号的相位内插器；以及一个将所述第一信号从所述锁相环路传送到所述相位内插器的总线。
4.根据权利要求3所述的系统，其特征在于，所述相位内插器对所述第一信号中的相互之间相位偏差小于45度的第一个和第二个信号执行一个加权和，以生成一个输出信号，其相位是第一信号中的所述第一个和第二个信号的加权平均值。
5.根据权利要求1所述的系统，其特征在于，所述模拟装置中包括一个锁相环路；一个与所述锁相环路连接的相位内插器；以及一个与所述相位内插器连接的校正锁相环路。
6.根据权利要求1所述的系统，其特征在于，所述模拟装置中包括一个多字节限幅装置。
7.根据权利要求1所述的系统，其特征在于，所述模拟延迟装置中包括一个输出第一信号的延迟锁定环路；一个使用所述第一信号对所述第二套选通脉冲信号进行延迟处理的延迟线；一个对所述延迟后的第二套选通信号进行相移处理、以定位所述延迟后的第二套选通脉冲信号的相位内插器。
8.根据权利要求7所述的系统，其特征在于，所述第一信号是电压信号，所述延迟线是电压控制延迟线。
9.根据权利要求1所述的系统，其特征在于，还包括一个芯片测试数据通路，它用于通过所述模拟装置和模拟延迟装置中的一个传送一个测试信号。
10.一种系统，其中包含一个与外部设备连接的芯片，其特征在于，所述系统中包括一个所述芯片的模式配置，其中包含一个模拟装置，所述模拟装置用于接收一个时钟信号，并产生具有相等或不同的频率和相等或不同的相位的第一套选通脉冲信号，所述第一套选通信号用于定位时钟、选通脉冲信号、输出地址、控制、以及数据信号中的至少一个；一个所述芯片的读模式配置，其中包含一个模拟延迟装置，所述模拟延迟装置用于处理第二套选通脉冲信号，以定位用于向所述芯片的一个存储装置写入输入数据的所述第二套选通脉冲信号。
11.根据权利要求10所述的系统，其特征在于，所述模拟装置和模拟延迟装置在读或写配置中都不会受系统中的处理程序、电压、或温度变化所影响。
12.根据权利要求10所述的系统，其特征在于，所述模拟装置中包括一个用于接收所述时钟信号并输出多个第一信号的锁相环路；多个分支，每一个分支接收相应的第一信号对；设于每个分支中用于产生所述第一套选通信号的多个相位内插器。
13.根据权利要求12所述的系统，其特征在于，所述相位内插器对相互之间相位偏差小于45度的相应的第一信号对执行一个加权和，以生成一个输出信号，其相位是第一信号中的所述第一个和第二个信号的加权平均值。
14.根据权利要求10所述的系统，其特征在于，所述模拟装置中包括一个锁相环路；一个从所述锁相环路接收信号的相位内插器；以及一个从所述相位内插器接收信号的校正锁相环路。
15.根据权利要求10所述的系统，其特征在于，所述模拟装置中包括一个多字节限幅装置。
16.根据权利要求10所述的系统，其特征在于，所述模拟延迟装置中包括一个输出第一信号的延迟锁定环路；一个使用所述第一信号对所述第二套选通信号进行延迟处理的延迟线；一个对所述延迟后的第二套选通信号进行相移处理、以定位所述延迟后的第二套选通信号的相位内插器。
17.根据权利要求16所述的系统，其特征在于，所述第一信号是电压信号，所述延迟线是电压控制延迟线。
18.根据权利要求10所述的系统，其特征在于，还包括一个芯片测试模式配置，其间会通过所述模拟装置和模拟延迟装置中的一个传送一个测试信号。
19.一种可在芯片与外部设备之间实现高速连接的方法，其特征在于，包括以下步骤(a)配置所述芯片中的一个发送数据通路，其中有一个模拟装置用于接收一个时钟信号，并产生具有相等或不同的频率和相等或不同的相位的第一套选通脉冲信号；(b)定位时钟、选通、输出地址、控制、以及数据信号中的至少一个；(c)配置所述芯片中的一个接收数据通路，其中有一个模拟延迟装置用于处理第二套选通脉冲信号，以定位所述第二套选通脉冲信号。(d)使用所述第二套选通脉冲信号向所述芯片的一个存储装置写入输入数据。
20.根据权利要求19所述的方法，其特征在于，还包括以下步骤配置所述模拟装置和模拟延迟装置，使它们不会受读或写数据通路中的处理程序、电压、或温度变化所影响。
21.根据权利要求19所述的方法，其特征在于，所述步骤(a)中包括在一个锁相环路中处理所述时钟信号以生成多个第一信号；用相位内插器处理相应的第一信号对，以产生所述第一套选通信号。
22.根据权利要求21所述的方法，其特征在于，还包括以下步骤使用各个相位内插器对相互之间相位偏差小于45度的相应的第一信号对执行一个加权和，以生成一个输出信号，其相位是第一信号中的所述第一个和第二个信号的加权平均值。
23.根据权利要求19所述的方法，其特征在于，所述步骤(d)中包括使用一个延迟锁定环路输出第一信号；使用一个受所述第一信号控制的延迟线对所述第二套选通信号进行延迟处理；使用一个相位内插器对所述延迟后的第二套选通信号进行相移处理。
24.根据权利要求19所述的方法，其特征在于，还包括以下步骤在芯片中配置一个测试通路，使一个测试信号可通过所述模拟装置和模拟延迟装置中的一个传送。
25.根据权利要求5所述的系统，其特征在于，所述校正锁相环路也与一个时钟树连接。
全文摘要
本发明公开了一种可在芯片与外部设备之间实现高速通信的系统和方法。所述系统和方法中包括一个锁相环路(PLL)，它带有可被数字化地控制的多个相位输出配置，一个校正锁相环路，它用于将控制器电路的时钟与接口电路对齐，一个相位内插电压控制延迟线，它用于对输入信号进行相移处理。采用模拟设计的相位内插可精确地定位高速接口所需的时钟和选通信号。所述高速接口用于发送或接收来自外部设备的信号，例如一个DDR DRAM。
文档编号G06F13/42GK1617078SQ20041008309
公开日2005年5月18日 申请日期2004年10月8日 优先权日2003年10月2日
发明者莱昂内而·J·D·卢那, 马克·钱伯斯, 托马斯·休斯, 克瓦恩·Y·金, 萨斯·K·雷德哈克瑞斯南 申请人:美国博通公司