分级计时系统的制作方法

专利名称：分级计时系统的制作方法
技术领域：
本发明一般涉及计时网络，并且更明确地说涉及旋转行波振荡器(RTWO)在计时网络中的用途。
背景技术：
常规计时网络无法提供遍及整个系统，诸如半导体集成电路的分布式相干时钟。相干时钟意指遍及一个系统分布的时钟具有已知频率和彼此相位关系。例如，假设必须以等于主振荡器频率fosc的频率来计时系统的某些部分，而必须以等于fosc/10的频率来计时其它部分。以fosc/10计时的系统的部分必须将彼此的相位对准，以使得这些部分之间的通信可能没有亚稳性，所述亚稳性要求再同步并且导致时间浪费。如果一个全局同步信号被分布遍及所述系统，那么其必须以具有主振荡器频率一部分的时滞的精确定时行进于整个系统中。在一个大系统中，这是不可能的。因此，需要一个将相干时钟分布于遍及整个系统的改良的系统和方法。

发明内容
本发明针对上述需要。根据本发明的一个实施例的系统是用于分布相干时钟遍及复数个模块的系统的计时网络。所述网路包括一个旋转行波振荡器、一个锁频回路、一个主要波形区块和一或多个次要二进制波形区块。所述旋转行波振荡器由位于遍及所述系统的复数个互连回路来提供，其中所述旋转行波振荡器的每个回路在抽头位置处提供一对相反定相时钟。所述锁频回路接收来自参考时钟输入的稳定频率源并且提供用于调谐旋转行波振荡器频率的回路受控输出。所述主要二进制波形区块大约位于系统中央位置。所述主要波形区块具有一对连接到旋转行波振荡器的时钟输入并且向一或多个邻近模块提供一对同步输出和一个局部时钟。所述一或多个次要二进制波形区块位于遍及系统的各种位置。其中各个次要二进制波形区块具有连接到旋转行波振荡器的一对同步输入和一对时钟输入。至少一个次要二进制波形区块的同步输入被连接到主要二进制波形区块的同步输出并且所述次要波形区块向一或多个邻近模块提供一对同步输出和局部时钟。
根据本发明的一个实施例的方法是用于提供相干时钟遍及复数个模块的系统的方法。所述方法包括使一个包括一或多个互连回路的旋转行波振荡器与一个参考时钟同步；通过使用旋转行波振荡器和二进制波形区块导出一或多个局部时钟，使得每一模块具有至少一个局部时钟；使二进制波形区块彼此同步，以迫使所述局部时钟彼此相干。
频率划分/脉冲锁存/绝热系统此方案设计为用来使旋转计时架构(Rotary Clocking Architecture)能够支持传统低速时钟网络布局技术并且同时允许RTWO直接高速低能计时被嵌入以用于新设计的区块。
也辅助了其中要求多时钟频率和时钟相位的集成SOC设计。
也描述了从具有特殊波形和相位特征的RTWO中实现低频划分有效能“绝热”时钟的方法。
注意在全文中，假定存在在VLSI装置内置的控制程序或其它旧晶片硬件，其能够装载和读取各种移位寄存器和数据寄存器——串行或并行。做此的方法已众所周知且已标准化。
广泛的概念为以超频频率分布RTWO。此时钟(如10GHz)在每个1/2循环(例如对于10GHz时钟的50pS(100pS循环))提供反相时钟边沿。全速时钟直接适用于许多应用(高速ALU、SERDES I/O端口)。中央定位FLL(锁频回路)以控制主机“超频”并且对相位锁定回路较好。
本发明以(i)粗控制(分频——数字)、(ii)媒体控制(切换电容器——数字)和(iii)精控制(可变电抗器——模拟)为特征。
与PLL实施相比本发明的优点包括--更稳定的回路；--低能-减小面积；--高速；--更好的稳定性(抖动、时滞)；和--在多频之间的相位锁定。
由RTWO固有相位锁定机制(2类节点锁定(晶片间)、延迟匹配链路(晶片内))提供相位锁定并且在下述原理下运作如果频率锁定，那么相位锁定是使“外部无差异相位”旋转波同步的简单的事。
使用“超频”以不仅产生分频而且产生用于各种应用中的对于参考时钟而相位对准的任意波形，诸如--传统uP(微处理器)时钟——如脉冲时钟--全局低频时钟(如，超高速缓冲存储器(Cache)、长程平行总线)本发明--允许替代主动“去时滞(deskew)”机制。
--数字受控提前/延迟定相(phasing)。
——消除交叉传导电流峰值。
--任意重复波形——可能为高/低周期、分级(fractional)N。
--给出包括测试时钟等的高端处理器所需的所有特征。
--给出用于SERDES(Serial/Deserial)的高速相位锁定外围时钟。
--来自主时钟的用于ALU等的局部高速计时。


图1A展示出本发明一个实施例的一般架构；图1B展示出本发明一个实施例的结构图；图2A展示出由连接到旋转行波振荡器的N计数器进行的一个划分(divide)；图2B展示出连接到旋转行波振荡器的单触发移动点定序器；图3展示出移动点寄存器的专用逻辑版本；图4展示出图3中所示寄存器的每一位的实施；图5展示出一个电路，其经由图6所示缓冲器与移动点产生器输出对接，以按照高分辨率RTWO 1/2周期数字地设定输出时钟波形的“开”和“关”的周期；图6展示出图5电路所使用的缓冲器；图7展示出绝热分频器；图8展示出用于图7电路的各种波形；图9展示出用于锁频回路的电荷泵；图10展示出数字频率误差检测器；图11展示出反相器单元；图12展示出选通脉冲单元(strobe cell)；图13展示出具有保持性的移位寄存器单元；图14展示出锁存器单元；图15展示出用于单一反相器的单元布局；图16展示出用于单一切换电容器的单元布局；和图17展示出切换电容器单元。
具体实施例方式
布局技术先前关于RTWO结构的描述已经广泛使用了位于用于频率控制、旋转方向偏离等的RTWO传输线路径周围的分布式组件，诸如背-背反相器、切换电容器、可变电抗器等。
在此应用中，这些件(piece)随波形产生组件成为模块化架构，我们称其为“二进制波形区块”(Binary Waveshaping Block)(BWB)。
所述架构使得RTWO无需改变根本的方法即可适用于在当今工业中所使用的广泛的电流VLSI同步计时方法。
在不完全由此方法实现的2相非重叠锁存类型中直接使用RTWO波具有固有的优势，并且预期为新组件的纯RTWO计时和分级计时的混合使用将是多频环境中最好的折衷。
图1架构代表性VLSI晶片与RTWO传输线和明显反相器一起展示。
REFCLK输入用于使得晶片上RTWO系统与在此管脚上提供的外部参考频率精确同步。
--在左侧展示出相位锁定“同步带”点。其在先前申请案中已经得以描述并且其允许在RTWO晶片之间通过硬锁来实现相位锁定。(PLL类对准的另一方法作为另一解决方法而没有被忽略)。
在晶片的中央展示了两个区块二进制波形区块和锁频回路区块。
BWB0--其为晶片的主要“二进制波形区块”。
--其提供Qn和*Qn多循环同步信号源(进一步参见下文和图2)。
FLL锁频回路。
此电路确保晶片的主RTWO工作频率被闭环控制，以使其恰为可来自外部系统标准(如石英晶体)的输入REF CLK的几倍。
实际上，如果RTWO的频率高於(REF_CLK xX)，那么通过可变电抗器或切换电容器控制将其减小直到其精确地锁定频率为止。
下文将进一步描述详细的运行。
缺少PLL理论上，使用PLL和相位频率比较器可将频率和相位控制到外部参考量。实际上，尤其当其行进进入并且然后越过晶片时在REF_CLK上的相位存在很多不确定性，以至于作为相位参考其没有用处。
通过使用硬线锁定(在先前申请案中描述)或通过使用隐含相位信息，例如通过检测输入NRZ数据流的边沿并且调节RTWO环的相位(经由可变电抗器控制)直到数据取样同步为止，可以达到在RTWO晶片与外部相位之间的相位锁定。
多倍全局、分频时钟此架构的目的在于产生在所有晶片周围的频率和相位彼此相关的时钟。主RTWO计时阵列给出了在归因于传输线上的脉冲组合机制的用于360度相位的晶片上所有点之间的精确相位关系。参见JSSC paper。
其中，多循环事件待同步化(如，产生频率为主RTWO频率1/10的时钟)，不仅需要在多循环中执行排序的序列状态机，而且因为此/N时钟应与晶片上其它/N时钟的相位对准，所以必须存在某些保持状态机的状态同步的全局同步信号以使得其共同经历状态0。
一个明显的方法为在晶片周围对每个导出时钟(derived clock)分布全局“同步”线——但此线需要设计为以具有主RTWO时钟循环的一部分时滞的精确定时而行进于整个晶片。这是一个与产生常规H树时钟同样困难的问题，而且不可行。
作为代替，在形成回路前完成序列时，使BWB区块中的各个状态机向其相邻元素发出信号。因此发信号的距离很短。实际上，各个BWB向其相邻元素发出信号在下一个RTWO循环(或1/2循环)中其将使“回路”变为状态0，所接收的BWB将此作为在其下一个RTWO时钟边沿变为状态0的命令，以最终确保晶片上所有BWB状态同步。(对于此的能量消耗很低--频率为小于RTWO频率的Nx并且负载电容仅为在各个BWB处的一对接收器门电路。)此方法的缺陷在于其在整个晶片使其多循环状态机同步之前，进行Nx(BWB的数目)RTWO时钟循环。
为减轻此，可能从主要BWB“扇出”(fan-out)以驱动来自各个BWB的4个相邻元素。
所有此逻辑的结果在于存在“全局”，意即，可用次数的晶片宽度序列(或RTWO循环)，其允许在整个晶片上的同步响应的逻辑率比fRTWO低。
BWB电路细节来自定序器/状态机的Qn和*Qn输出执行图1的此功能，并且其在BWB区块之间的嵌入串行链上可见。Qn和*Qn是在定序器内的回路最终状态的实情和补充。
图2/D2展示了两个可能的定序器状态机的波形。所述机器可为简单的具有输出逻辑以产生最终状态(即，N-1)的/N计数器，或为“单触发(One-Hot)”a.k.a“移动点”状态机，其中最终状态在确切的输出上被发送信号。
图2a/D2说明了一个具有“后进先出”输入和“后出先进”输出的/N计数器，其允许通过在BWB中的先前/N计数器而使其同步，并且允许其使用其后出先进而使随后BWB中的下一个/N计数器同步。
恰在所述/N计数器回到内部为零之前，后出先进计数升高。后进先出为寄存输入，其在逻辑高时强制计数器在其下一次计数时变为计数0。
序列可用以产生任意波形。在最简单的情况下，/N计数器为定序器，当给予其全部N时钟脉冲时，其给出0-＞1-＞0的输出序列。
任意波形可通过使用与选通和输出缓冲器耦合的N状态定序器(“单触发编码器”(one-hot encoder))或“移动点”)来制作更通用目的的时钟波形发生器。
此与所述/N计数器具有类似的多循环同步化系统并且先前已讨论过。其使用*SYNC和SYNC输入以接收来自前一级的*Qn和Qn输入，并且向下一级输出其自身的*Qn和Qn。
注意同步化为N时钟同步，其中存在依据在RTWO线上BWB区块的位置而定的循环内相位偏移。
图2b/D2展示出基于定序器的“移动点”结构图和定时序列。主要BWB(BWBO)与其它BWB不同，原因在于其经由MUX从其输出中产生自身的反馈。
如果需要，那么(当连接到晶片上或晶片外微处理器时)MUX的选择允许在序列长度上进行程序化的变化。
一种制作这个移动点寄存器的方法是使用移位寄存器元件。诸如图3/D3中所示，另一种方法是使用专用逻辑。说明双“移动点”发生器获得在输出Q0...Q9.5上真实和补充的单触发编码信号。这个实例给出一个20位(bit)的序列，并且对称地装载RTWO线，RTWO_A和RTWO_B。所述状态提前于RTWO时钟信号的各个1/2循环(即，旋转)。
图4/D4展示出用来组成图3的带的一位“移动点”元件的内部组件。
*SYNC和SYNC等同于图式左侧的信号，Qn和*Qn等同于右侧的信号Q9.5和*Q9.5。
使用“移动点”序列的波发生器比/N计数器更具灵活性。
可使用具有以1/2RTWO时钟周期的分辨率数字地界定的逻辑高和逻辑低时间的任意波形。
图5/D5展示出一个电路，其经由图6/D6所示缓冲器与移动点发生器输出对接，以按照RTWO 1/2周期的高分辨率数字地设定输出时钟波形(CLK_ARB)“开”和“关”的时间。
在SET寄存器中的“1”开启在移动点序列中的所述序列的CLK_ARB输出。类似地，在RESET寄存器中的“0”断开在所述序列中所述时刻的输出。CLK_ARB可以每个RTWO周期的最大率转换一次并且以每个RTWO周期/N序列长度的最小率转换一次，从而给出20点定序器的fRTWO/10的频率(两次转换)范围。CLK_ARB的灵活性来源于可编程能力。
--可通过设定状态改变处的全局序列数字而调节频率。
--可独立设定逻辑高时间(high time)、逻辑低时间(low time)——此有助于脉冲时钟。
--去时滞--逻辑高周期和逻辑低周期的开端的可编程全局序列数字可对于在BWB中的各个时钟个别地编程--有效地允许可编程去时滞到％RTWO周期的分辨率(如，50pS@10GHz RTWO频率)。
--选通--可能会关断选通时钟--可产生选通脉冲和其它特定非标准同步信号并且其将全局同步。
对于各个BWB而言，可局部地产生一个以上的CLK_ARB；在所述情况中，对所产生的各个独立时钟重新产生SET和RESET以及缓冲器电路。BWB序列可为任何所需要的长度并且依据所需要的最小频率而定。
并非所有BWB都需要具有同样的序列长度(当长20的定序器链结到长10的定序器时，可使用OR门来分发在中间点的SYNCH脉冲)。
当使用BWB时，可以对于传统应用而言频率减小时钟率(clock rate)，得到与真实单相计时非常接近的近似值。
任意(重新建构)的波形边沿与RTWO波的局部到达同步。对于具有360度，需要在RTWO上的边沿的2次旋转(每次旋转180度)的常规、规则RTWO回路阵列而言，其在回路上最远两点之间的非同步度的最高水平(对角地相对来者--彼此相差半个旋转)即，在Foverclock相差90度(一个循环)。
指定在RTWO上的一个单点为“相位角零”点；将发现通过使用*CLK或CLK线，任何其它点在相位误差上不可能超过+/-90度(例如，从-90移到+95度点，你可使用其它相位并且所述+95度变为-85度)。
在10GHz处，此为+/-25pS，代表适当地处于10％典型时滞预算内的1GHz“虚单相”时钟的+/-2.5％。
误差是稳定并且可计算的，而且可通过向最小延迟增加时间来防止任何竞态条件而加以解释。相位已知的事实使得其比时滞随机变化的抖动(jitter)较容易处理。
BWB通过内接线(interwiring line)而彼此同步，所述内接线来自以串行链方式供给下一级*SYNC SYNCH输入的一级Qn输出。
受控时钟选通和有序关闭涉及不能确定Qn*Qn来自主要BWB。
在与起始过程相反的过程中，BWB将会顺次停止(因为其SYNCH脉冲停止)。
或者，个别BWB可改变其序列数据，以允许实施新波形、相位、频率的变化。
速度变化涉及将新数据装载到SEQ_CTRL寄存器中，其在计数#0或任何其它适当的计数码之前得到更新。
在各序列后，用于不同序列数据的阵列存储待载入(有效地延长了序列)。
BWB和定序器也可用于制造特殊时钟，例如，同步交换信号、选通脉冲等。
绝热时钟的产生--图7/D7、图8/D8(图5和图6中所示机制的替代)因为当行波绕闭合路径行进时，电(电容性)和磁性(电感性)能量连续再使用，所以RTWO信号节约能量。当RTWO回路应用于VLSI尺寸时，其倾向于产生非常高的频率。
为支持传统的介面和时钟频率，先前已提到对于RTWO的频率划分(即，划分时钟频率以产生另一个更低的时钟频率)。
很不幸，如刚才所述的常规分频器和缓冲器并不绝热，即，其在驱动负载电容时耗散能量。
此部分描述了绝热分频的原理。然而，可能涉及其它选择来降低RTWO。
--制定更高的电感值来降低该线路--增加负载电容来降低线路--在区域的周围“缠绕”RTWO线路的多个回路以延伸传输线长度但维持周长。
本文所概述的绝热分频器给出另一个“降速”选择。在诸如RTWO的脉冲传输线系统中，线电流对前向行进的“边沿”的分布式电容进行充电。能够控制所述电流从而以与主回路频率同步相关的频率来对其它电容充电和放电并且因此产生低频率。RTWO线并不“了解”所述差别。
在实践中，这很难采用除非常现代的(0.18u或更小)CMOS方法之外的其它任何有效方式来达到。
所使用的原理为观察频率F的2相时钟在频率F/N处可分为(2*N)相(参见图8/D8)。一个简单实例是将2相4GHz时钟分为4相2GHz时钟。
表1在序列期间切换操作

切换由“单触发”状态机控制，其类似于对BWB单元所进行的描述，但此处仅为4状态机。
视需要，上述晶体管可在先前稳定状态(高峰水平)被激活以允许晶体管在下一边沿发生之前具有开启时间，并且此意味着晶体管在安静时开启，以具有较低的损耗。
标记有“逻辑”的单元并入简单门电路以达到在上表中的*项需要的额外输出选通。如果没有所述选择，那么输出0、0.5...1.5仅直接驱动用于正交输出的NMOS晶体管的一或多个门电路。
采用正交信号序列无特定原因(图8/D8的左侧)而且可产生任何数目相位的任何序列。仅有的限制是(理想地)RTWO时钟的各个边沿应每次都切换到相同的电容。
一种有用的版本为在定时图右侧展示的“单触发”计时方案。尽管在MOSFET和RTWO传输线导体的“开启”电阻损耗I2R的能量，但是在J、K、L、M产生的这些时钟信号能够绝热地驱动电容，即，不受CV2F能量的影响。
理论上，可从任何时钟绝热地导出切换晶体管栅极电容，因此这不会引起能量浪费。
用于主RTWO线的有效电容因为在任何时刻，RTWO(微分地)对两个串联电容充电，所以各个所述/2频率输出相位的电容性负载为C_慢(代表逻辑负载电容)，接着在RTWO处所呈现的用于分析速率和阻抗的微分电容为C_慢/2。RTWO线照常运行，未察觉在绝热分频器处(位于环的任何地方可为任意数目的分频器)发生的“分相”——其仅照常驱动电容。
上述说明考虑了局部电容性负载的驱动。
或者或另外，时钟可驱动其它传输线，例如驱动“单触发”脉冲时钟到远端位置。
实际上，J、K、L或M时钟充当在RTWO线能量上的支路并且对于低反射能量流要求阻抗匹配(相同的条件适用作电容，即，RTWO线应在序列的各个部分看到相同的阻抗)。
能量的重组多相分频时钟固有地为双向并且能够沿任一个方向在J、K、L、M和RTWOA、RTWO B之间传递能量。有趣的是，JKLM抽头传输线的“远端”可通过使用在另一BWB处的JKLM相位点而重组回RTWO线的另一位置中。序列数字全局同步并且将对于Mosfet切换来校正定时以从任一JKLM向RTWO线中发送信号。(阻抗匹配和计时考虑因素应用)。
本文所展示的J、K、L、M相位方案的另一用途是使其在2相F RTWO回路与4相回路之间(将Tw0缠绕在周边--替代性方法)的1/2F回路同步。(能量可以在其间流动并且可使其一起同步)。
扫描测试在BWB结构图(图1B/D1)中展示了扫描测试区块。标准JTAG边界扫描移位寄存器系统可与所建议的全局串行数据介面兼容，以允许扫描链式逻辑共享相同的DAT入/出、作为其他BWB组件的SCLK总线。
FLL 锁频回路为使不具有PLL的RTWO晶片阵列与其所有的抖动、带宽和区域问题同步，每个VLSI晶片仅需要一个单独的FLL控制器。
先前申请案描述了晶片之间的被动式传输线链路如何能够使得其上的相同频率RTWO一起同步。
如果几个环的频率差异很小，那么晶片之间的弱(即＞＞Z环)相干链路将两晶片拉在一起。
--使初始频率差别变小是剩余的议题。
锁频是一个好方法使用锁频回路——由上序/下序计数器制成的非常简单的装置——或可使用高精度电荷泵电路。
REF CLK可来自外部低频F参考——F int可来自RTWO时钟/N；--相位并不重要，因此边沿率等延迟并不重要，你无需试图控制相位，仅F；--使用切换电容器或可变电抗器来控制RTWO频率；--使用INNERMOST(图1/D1中央位置所展示)RTWO环(距离锁频连接处所在的外围最远)来测量并且锁定RTWO频率。
此环将或多或少地独立于注入所述远端环中的非同步信号上的频率效应。
--随着多RTWO晶片的最内环以同样的频率运行，对于外部世界而言没有绝对较好的相对相位(毕竟其正在旋转)，因此易于使其相位与介入信号同步——将由于旋转而损耗能量直至完全同步为止。
越接近同步，能量损耗越少——预防措施--弱链结受滑移量的影响——除非存在许多链结，否则RTWO必须非常稳固。
注意上述仅以一个频率工作——由晶片传输线关断时间确定。——为固定所述频率，也可使用外部RTWO安培型装置来调整那些线——但使整体协调变得棘手。
FLL系统细节(许多可能方法中的)两种方法(1)--双电荷泵--一个将电流泵入，另一个将其泵出。--校准--以相同时钟驱动两泵，并且调整直至无输出为止--需要多路复用器(mux)；(2)--上序/下序计数器。
参考″Phaselock Loops for DC Motor Speed Control″Dana.F.Geiger，Wiley，1981 pp v，第77-92页。
方法1诸如图9/D9中所示的电荷泵频率控制器。
目的将RTWO的频率锁定为外部参考频率的几倍；比较两个频率并且输出与所述频率之间的差值成比例的控制信号，以控制应用于RTWO线的可变电抗器(或切换电容器)以调制旋转时间，并且因此调制频率。
非相位锁定回路
/N计数器是用于将RTWO频率划分为较低频率以用于匹配低速外部参考F。在低频下进行频率比较以缓和如果为全速参考则难以控制的参考时钟分布。
反相器IA、I1、IB、I2-CMOS反相器(Pch/Nch)--由电源VDD供电，0V功能--在F1频率(其RTWO频率或其/N版本频率)的各个循环中，等于C1*VDD的电荷被泵入电流镜P1中。
--在F2频率(参考clk的频率)的各个循环中，等于C2*VDD的电荷被泵入电流镜P2中。
当频率相等时，上述两电流的电流值(电荷*频率)相等(因为C1＝C2)。
在此情形中，匹配的晶体管P1、P2将迫使零电流流向P2漏极，保持电压“VARACTORV”稳定。
频率失配引起P1、P2电流的失配，并且“VARACTORV”在一个方向上以与频率的失配成比例的幅度摆动。此调整可变电抗器的电压，并且因此调整RTWO频率以将RTWO频率恢复为几倍于低速参考时钟的频率。
这是原理上的描述，其可应用于在此项技术中已知的其它电荷泵方案。
在上述电路中，可能通过使用MUX将F1和F2输入发送到相同的REF时钟而进行校准。在此条件下，应该没有从VDD/2伏特偏离点的VARACTORV输出漂移。CAL h和CAL l是具有经修改的阈值的反相器，所述反相器可由状态机读取以确定频率比较器是否精确。能够通过许多方法来实现自身的微调整(self-trimming)，如，通过使用已知的切换电容器装置改变C1或C2电容器(二进制加权)--或通过将可编程偏移电流注入到P1或P2漏极电流中。
可预期0.1％的精确度并且此足以允许硬线相位锁定于RTWO的被动式链路上(在更早的专利申请案中有所描述)。
方法2诸如图10/D10中所示的数字计数器系统参考″Phaselock Loops for DC Motor Speed Control″Dana.F.Geiger，Wiley，1981 ppv，第77-92页。
上文所引用的参考概述出一种使用数字上序/下序计数器来比较频率的DC电机速度控制的实际方法。控制作为主要回路变量的频率的方法给出了比具有边缘稳定性的相位/频率检测器系统更稳定的回路。操作是直截了当的。设计一个具有UP和DOWN时钟的二进制计数器。UP时钟由频率F1供给，并且DOWN时钟由F2供给。当频率匹配时，计数器得到其计数值的净零增量或减量并且围绕所述相同的值而改变。
添加入DAC和控制回路(在此情形中为RTWO频率的可变电抗器控制)迫使计数器在0值附近抖动。
使用2′s补码符号的8位计数器给出与DAC成比例的+127到-128信号到输出电流中，以直接或经由模拟积分器来驱动VARACTORV。
可变电抗器微调整可达到+/-20％的频率变化，但使用切换电容器可达到更大的调谐范围(参见图16/D16)。添加入数字比较器区块和计数器2可在可变电抗器独自工作不足以达到锁频时对其进行补充。计数器2的操作控制了分布于晶片周围的切换电容器阵列--其值被分布到使用移位寄存器方案的所有BWB区块中。
二进制比较器的设计使得无论误差计数器(计数器1)在何时输出(out)，计数器2的增量或减量都分别大于8或-8(任意选择)。此选择增加到RTWO线的更大或更小的二进制加权电容以使频率处于可变电抗器微调控制可完全封闭回路的范围内。
图11/D11到图16/D16广泛地展示出在整篇文章中所涉及区块的组件细节(参见以下描述)。
文件列表TurboCadhier0.tcw--主结构图
hier2.tcw--用于数字地设定任意(非绝热)时钟发生器的“开”时间和“关”时间(以供给到缓冲器)的机制X电路D7 adiab_l sch.ps--绝热4相发生器的组件(也可参见adiab l.sda)buffer block.ps--具有单独输入以控制交叉条件的非绝热CMOS缓冲器D9 chargepump fcomp.ps--电荷泵频率比较方法D10 counter fcomp.ps--频率比较的数字上序/下序计数器方法D2、D5 moving spot reg.ps--一种制作“移动点”寄存器的方法D3 spotmove elem.ps--基本移动点元件XA.ps的扩展D11--切换尺寸反相器单元(数字受控)D12--选通脉冲单元(在没有SCLK的情况下用于自动产生选通脉冲)D13--移位寄存器(一位)D14--锁存器单元(用于保持具有选通脉冲的移位寄存器值)D15--用于数字尺寸RTWO反相器单元的完整单元(背-背(back-back))D16--用于数字受控的切换RTWO电容器的完整单元D17-切换电容器(一位)StarofficeD7 adiab_l.sda--可绝热地产生的可能的4相时钟信号序列fdiv_l.sda-/N计数器区块和“移动的图样虽然已参考本发明的某些优选版本十分详细地描述了本发明，但其它版本也是可能的。因此，上文的权利要求书的精神和范畴不应限定于对本文所含有的优选版本的描述。
权利要求
1.一种用来分布相关时钟遍及一个具有复数个模块的系统的计时网络，所述网络包含由位于遍及所述系统的复数个互连回路提供的旋转行波振荡器，所述旋转行波振荡器的每个回路在一个抽头位置提供一对相反定相时钟；一个锁频回路，其接收一个来自一个参考时钟输入的稳定频率源并且提供一个用来调谐所述旋转行波振荡器的所述频率的回路受控输出；一个位于所述系统大约中央位置的主要二进制波形区块，所述主要二进制波形区块具有一对连接到所述旋转行波振荡器的时钟输入并且向一或多个邻近模块提供一对同步输出和一个局部时钟；和一或多个次要二进制波形区块，其遍及所述系统的各个位置，其中的每个次要二进制波形区块具有连接到所述旋转行波振荡器的一对同步输入和一对时钟输入，至少一个所述次要二进制波形区块的所述同步输入被连接到所述主要二进制波形区块的所述同步输出，所述次要波形区块向一或多个邻近模块提供一对同步输出和局部时钟。
2.根据权利要求1所述的计时网络，其中所述锁频回路通过使用一个可变电抗器调谐所述旋转行波振荡器的所述频率。
3.根据权利要求1所述的计时网络，其中所述锁频回路通過使用复数个切换电容器调谐所述旋转行波振荡器的所述频率。
4.根据权利要求1所述的计时网络，其中在一个回路上的所述相反定相时钟具有一个依据所述回路上一个波的传送时间而定的频率；并且其中所述锁频回路包括一个接收所述旋转行波振荡器的一个抽头的电荷泵和所述参考时钟，并且提供一个与所述振荡器的所述频率和所述参考时钟的所述频率之间的差值成比例的控制信号。
5.根据权利要求4所述的计时网络，其中所述锁频回路包括一个控制所述旋转行波振荡器的所述频率的可变电抗器，并且所述可变电抗器由所述控制信号来调谐。
6.根据权利要求1所述的计时网络，其中所述锁频回路包括一个上序/下序计数器，其具有一个用来接收所述参考时钟的第一输入和一个用来接收所述旋转行波振荡器的一个抽头的第二输入，并且具有提供一个与所述振荡器的所述频率和所述参考时钟的所述频率之间的差值成比例的数字频率误差信号的复数个输出；和一个数字模拟转换器，其用来将所述数字误差信号转换成一个模拟信号。
7.根据权利要求6所述的计时网络，其中所述锁频回路包括一个控制所述旋转行波振荡器的所述频率的可变电抗器，并且所述可变电抗器由所述模拟信号来调谐。
8.根据权利要求7所述的计时网络，其中所述锁频回路包括一对比较器，其用来检测所述频率误差计数器的所述输出何时大于或小于一个预定常数；另一个具有复数个输出的上序/下序计数器，当所述频率误差上序/下序计数器的所述输出大于所述预定常数时，其二进制值降低，并且当所述输出小于所述预定常数时，其二进制值增加；和一个用来调谐所述旋转行波振荡器的电容器阵列，所述阵列包括接收来自其他上序/下序计数器的输出并且将每个电容器连接到所述旋转行波振荡器的复数个切换器，其他计数器的所述复数个输出确定所述阵列的哪一个电容器被连接到所述旋转行波振荡器。
9.根据权利要求1所述的计时网络，其中所述次要二进制波形区块仅接收来自四个其它次要二进制波形区块的同步输入。
10.根据权利要求1所述的计时网络，其中所述二进制波形电路包括一个除以N的计数器。
11.根据权利要求1所述的计时网络，其中所述二进制波形电路包括一个单触发移动点定序器。
12.根据权利要求1所述的计时网络，其中一个二进制波形电路包括一个绝热分频器。
13.根据权利要求1所述的计时网络，其中一个二进制波形电路包括一个单触发移动点定序器和一个绝热分频器。
14.一种用来提供相干时钟遍及一个具有复数个模块的系统的方法，所述方法包含使一个包括一或多个互连回路的旋转行波振荡器与一个参考时钟同步；使用所述旋转行波振荡器和二进制波形区块导出一或多个局部时钟，以使得每个所述模块具有至少一个局部时钟；和使所述二进制波形区块彼此同步以迫使所述局部时钟彼此相干。
15.根据权利要求14所述的用来提供相干时钟的方法，其中通过以下步骤执行一个参考时钟和一个旋转行波振荡器的同步比较所述旋转行波振荡器的所述频率与所述参考时钟的所述频率，确定所述两个频率之间的差值，和基于所述差值来调谐所述旋转行波振荡器。
16.根据权利要求15所述的用来提供相干时钟的方法，其中通过使用一个电荷泵来执行所述旋转行波振荡器的所述频率和所述参考时钟的所述频率的比较和所述差值的确定。
17.根据权利要求15所述的用来提供相干时钟的方法，其中通过使用一个上序/下序计数器来执行所述旋转行波振荡器的所述频率和所述参考时钟的所述频率的比较和所述差值的确定。
18.根据权利要求14所述的用来提供相干时钟的方法，其中通过控制一个连接到所述旋转行波振荡器的可变电抗器来执行所述行波振荡器的调谐。
19.根据权利要求14所述的用来提供相干时钟的方法，其中通过控制一个连接到所述旋转行波振荡器的切换电容器阵列来执行所述行波振荡器的调谐。
20.根据权利要求14所述的用来提供相干时钟的方法，其中通过使用一个除以N计数器来合成所述局部时钟从而执行一或多个局部时钟的导出。
21.根据权利要求14所述的用来提供相干时钟的方法，其中通过使用一个单触发移动点定序器来合成所述局部时钟从而执行一或多个局部时钟的导出。
22.根据权利要求14所述的用来提供相干时钟的方法，其中通过使用一个绝热分频器来合成所述局部时钟从而执行一或多个局部时钟的导出。
23.根据权利要求14所述的用来提供相干时钟的方法，其中通过使用一个绝热分频器和一个单触发移动点定序器来合成所述局部时钟从而执行一或多个局部时钟的导出。
全文摘要
一种用来分布相干时钟于一个系统中的系统和方法。通过使用一个锁频回路使得一个旋转行波振荡器和一个参考时钟同步。复数个二进制波形区块是用来为系统中每个模块合成局部时钟。所述局部时钟是由所述旋转行波振荡器合成的。使每个所述二进制波形区块与其最近的相邻元素同步以使得经合成的局部时钟彼此相位相干。二进制波形区块可包括一个除以N的计数器、一个单触发移动点定序器或一个绝热分频器。所述锁频回路可包括一个电荷泵或一个上序/下序计数器和一个切换电容器阵列以调谐所述旋转行波振荡器。
文档编号G06F17/50GK1808328SQ20051005548
公开日2006年7月26日 申请日期2003年2月14日 优先权日2002年2月15日
发明者约翰·伍德 申请人:马尔帝吉格有限公司