专利名称：在操作和睡眠模式下的数据保持的制作方法
技术领域：
本发明涉及数据处理系统领域。更具体地，本发明涉及在操作和休眠模式中都允许存储信号的值的电路和操作电路的方法。
背景技术：
在许多电路中，特别是那些在远供电源例如电池下运行的电路，保持电路耗电量低很重要。不仅要解决操作的电路效率的问题，还关注减少静态功率消耗，即由泄露电流而致的功率消耗。解决其的一种方法是提供带休眠模式的电路，以使这些电路在非操作期间功率实际降低。为降低在休眠期间的静态功率，许多电路设计现在利用允许在休眠和工作模式之间快速转换的片上电源门控(power gating)。通过在目标电路和产生“虚”Vdd轨(rail)的Vdd之间插入功率晶体管，或在目标电路和产生“虚”Vss轨的Vss之间插入功率晶体管，来实现这种电源门控。为了进入低泄漏模式，关闭所述功率晶体管并且该设计的泄漏受该功率晶体管的泄漏限制。由于可使功率晶体管为高Vt(阈值电压)，并且功率晶体管的宽度可比电路中的有源器件的宽度小得多，能够显著地减少泄漏电流。因此，当关闭功率晶体管时，在它们的输出端的虚功率轨飘移，并且电路功率降低。
虽然这导致实质上功率的节省，其也导致目标电路内的状态丢失。如果需要电路在休眠模式期间保持状态，必须在设计内使用数据保持电路，例如具体的数据保持触发器。这种操作模式允许储存的信号值安全地保存在电路的一小部分，同时为了减少泄漏的目的，电路的剩余部分功率降低。当恢复供电时，还原保存的信号值并继续操作。
当前保持数据的一般方法是，提供不在触发器的另两个锁存器的数据路径中的额外的第三存储器或气囊锁存器(balloon latch)，并在休眠模式期间在该第三锁存器中存储数据。该锁存器具有它自己的电源并且可由高阈值部件构建。这种系统在IEEE Journal of Solid-State Circuits，Vol32，No 6，1997年6月的“A 1-V High Speed MTCMOS Cifcuit Scheme forPower-Down Application Circuits”中描述。该方法的缺点是气囊锁存器消耗相当多的额外的电路面积。
还提出了读出放大器触发器和混合锁存器触发器，其具有依据电平敏感扫描设计方法操作的相关扫描单元，以便在功率降低的操作模式期间重用该扫描单元用以数据保持。尽管这种方法减小了与提供数据保持能力相关的电路开销增加，其需要控制读出放大器触发器或混合锁存器触发器的三个时钟信号，具有已知的关于速度、功率消耗和其它因素的缺点。而且只适用于具有专用的扫描锁存器的触发器。
2002年8月的ISPLED的“Lower Power Integrated Scan-RetentionMechanism”也致力于该问题。
与本专利具有相同受让人的未决美国申请11/088268也致力于该问题。
发明内容
本发明的第一方面提供了一种在休眠期间保持信号值同时电路的一部分功率降低的电路，其包括可操作用于接收时钟信号的时钟信号输入端；至少一个由所述时钟信号时控的锁存器；数据输入端、数据输出端和其间的正向数据路径，其中信号值可以在所述数据输入端接收，记录到所述至少一个锁存器并且沿所述正向数据路径传送到所述数据输出端；其中所述至少一个锁存器中的至少一个包括可操作用于在所述休眠模式期间保持信号值的保持锁存器；并且所述电路进一步包括三态器件(tristateable device)，其布置在所述正向数据路径和所述保持锁存器之间，并且可操作用于响应收到第一休眠信号而选择性地将所述保持锁存器从所述正向数据路径隔离；其中为响应收到第二休眠信号，所述第二休眠信号在所述第一休眠信号之后接收，所述电路可操作用于进入所述休眠模式以使跨越所述电路的所述部分的电压差变小，从而所述电路的所述部分功率降低，并且跨越所述保持锁存器和所述三态器件的电压差维持不变。
本发明的布置提供可在休眠模式中保持数据并且自身不在正向数据路径上的数据保持器件，该布置是保持数据而不减慢关键时间路径(criticaltiming path)的有效方法，该关键时间路径包括正向数据路径。而且，使用设置在正向数据路径与保存锁存器之间的可选择性地隔离保持锁存器的三态器件，是在休眠模式中保持数据并且还不影响关键时间路径的简便方法，从关键时间路径移去这些器件，使设计者在为这些器件选择部件中有更大的自由，并且因此允许选择例如可不具有如此高的性能的低泄漏部件。
虽然可以只有一个锁存器，在大多数实施例中所述电路包括多个由所述时钟信号时控的锁存器，所述信号值沿正向数据路径、从所述多个锁存器中的一个传送到所述多个锁存器中的下一个，其中所述多个锁存器中的至少一个包括所述保持锁存器。
在某些实施例中，所述三态器件包括双向三态器件。
虽然在所有实施例中三态器件不必是双向的，在某些实施例中优选是双向的，因为其可允许例如通过该器件恢复锁存器的状态，其中单向器件不能做到这一点。
在某些实施例中，所述双向三态器件包括可操作用于接收所述第一休眠信号的两个晶体管，并且被布置为响应收到所述第一休眠信号所述两晶体管形成高阻抗路径，并且响应未收到所述第一休眠信号所述两晶体管形成低阻抗路径。
在其它的实施例中，所述三态器件包括四个晶体管，所述四个晶体管中的两个形成所述三态器件，并且所述四个晶体管中另两个形成可用于在将第一休眠信号输入到所述两个晶体管中的一个之前反相(invert)所述第一休眠信号的反相器(inverter)。
依据反相的休眠信号在电路内是否可用，可由两个或四个晶体管来提供双向三态器件。在任一情形中，提供少量的晶体管足以将传统的锁存器改变为在某些实施例中的保持锁存器。因此，保持锁存器的实现会带来电路面积的小幅增加。
虽然可使用任意种类的三态器件，在某些实施例中三态器件包括传输门。响应于一个输入提供低阻抗并响应于另一输入提供高阻抗的任意三态器件都适合，但发现传输门特别有效。
在某些实施例中，所述数据保持锁存器不接收所述时钟信号，而在另一些中所述数据保持锁存器可操作用于接收所述时钟信号。
虽然可以提供不时控的锁存电路，但发现时控的可在状态之间更容易地切换，在某些实施例中优选这种锁存电路。
在某些实施例中，所述电路进一步包括可操作用于分配所述时钟信号给所述保持锁存器的时钟信号分配装置。
虽然时钟可在电路的外部产生，在另一些中其在电路内产生。分配时钟给保持锁存器使时控的保持锁存器能够切换状态。
虽然提供时控信号给保持锁存器使其切换状态更容易，但这具有需要对休眠模式中的时钟分配供电并且可能显著增加静态功率消耗的缺点。
在某些实施例中，所述时钟信号分配装置，包括可操作用于接收第一休眠信号的第一休眠信号输入；其中响应于所述第一休眠信号，所述时钟信号分配装置可操作用于将所述时钟信号保持(hold)为预定的值，以使所述保持锁存器保持状态。
以预定的值提供时钟信号确保锁存器是在它的数据保持再循环模式中。
虽然时钟分配装置可包括多种形式，在某些实施例中，所述时钟信号分配装置包括具有时钟信号输入端和第一休眠信号输入端的逻辑门。
这种布置简单并且也使锁存器看到的时钟信号响应休眠信号保持在预定的值。
在某些实施例中，所述时钟信号分配装置包括多个时钟信号传播通过的部件，所述电路可操作用于减小跨越在时钟信号传播方向上在所述第一休眠信号输入端的上游的所述时钟信号装置的所述部件的电压差，以使所述部件响应所述第一休眠信号功率降低，并且维持跨越所述第一休眠信号输入端的下游的所述部件的电压差。
需给一些时钟分配器件供电以使确保信号值保持在所述预定的值。以上布置使时钟分配器件的大部分功率降低，同时确保时钟信号保持在所需的值。
在某些实施例中，所述保持锁存器包括时控三态反相器和与所述时控三态反相器的部分并联布置的并且可操作用于接收所述第一休眠信号的晶体管，以使所述保持锁存器可操作地保持状态，而与在所述接收第一休眠信号期间的所述的时钟值无关。
本发明的某些实施例中的一缺点是须维持给保持锁存器的时钟信号以使该锁存器停留在再循环模式。分配时钟信号给不同部件的时钟分配逻辑包括通常不是低泄漏部件并且因此可能使用很大功率的部件。因此，如果需要在休眠模式期间维持该部分电路的功率，对于静态功率损失是相当大的缺点。因此，提供使时控三态反相器保持状态而和时钟信号无关的额外部件非常有利，由于其允许时钟信号分配逻辑在休眠模式中功率降低并且因此避免或至少减小了由电路的这个部分而致的功率损失。
在某些实施例中，所述晶体管包括与所述三态反相器的所述两个时控晶体管并联布置的两个晶体管，该两个晶体管分别接收所述第一休眠信号和反相的第一休眠信号。
由使得所述时钟电路能够在休眠模式期间功率降低而带来的减少功率损失的优点，仅利用两个额外的晶体管就可实现。因此，在电路面积中的小幅增加可导致静态功率消耗的相对高地降低的好处。
在某些实施例中，所述电路包括至少另一锁存器、至少两个所述锁存器(其包括具有主锁存器和从锁存器的主从触发器)，包括所述从锁存器的所述保持锁存器。
虽然保持锁存器可包括任意锁存器，例如短时干扰元件(glitchingelement)，但是发现主从触发器内的锁存器有特殊的优势。而且，虽然保持锁存器可由这种触发器的主锁存器形成，但是一般地它由从锁存器形成。注意无论锁存器由什么形成，它都应在“后备(look aside)”模式中，即它不应定位在正向数据路径(forward data path)上。
在某些实施例中，所述主从触发器包括重置主从触发器，所述保持锁存器包括两个晶体管，这两个晶体管可操作用于接收所述第一休眠信号和重置信号并且可操作用来响应于接收到所述第一休眠信号而阻塞所述重置信号并且防止它重置所述保持锁存器的状态。
虽然保持锁存器可在重置触发器内形成，如果是这样的话则有额外的潜在问题须解决。潜在问题涉及在进入或离开休眠模式时重置信号在无意中被激活以使保持锁存器重置并且它保持的数据丢失的可能性。因此，在使用重置触发器的本发明的实施例中，可用额外晶体管在休眠模式期间阻塞重置信号以便防止影响保持锁存器。利用在第二休眠信号之前激活的第一休眠信号控制额外晶体管，确保重置信号保持为低同时电路的该部分功率降低。
置位主从触发器可能出现相似的问题，并且因此本发明的实施例提供其中所述主从触发器包括置位主从触发器的电路，所述保持锁存器包括两个晶体管，该晶体管可操作用于接收所述第一休眠信号和置位信号并且可操作用于响应于接收到第一休眠信号而阻塞所述置位信号并且防止它置位所述保持锁存器的状态。
额外的晶体管可用于防止这些置位信号改变存储在保持锁存器中的数据。
在某些实施例中，供应给所述电路的电力从电路的外部供应，而在其它一些实施例中该电路包括电压调节器，可操作用于控制供给所述电路部分的电压电平，所述电压调节器可操作用于接收所述第二休眠信号并且响应所述第二休眠信号来减小跨越所述电路的所述部分的电压差，以使所述电路的所述部分功率降低；并且维持跨越所述保持锁存器和所述双向三态器件的电压差。
在某些实施例中，所述电路可操作地响应于跨越所述电路施加的电压差被供电，所述电路进一步包括功率晶体管，布置所述功率晶体管以使跨越串联的所述功率晶体管和所述电路的所述部分施加所述电压差，所述功率晶体管可操作用于接收所述第二休眠信号并且响应所述第二休眠信号被关闭，以使响应于所述第二休眠信号跨越所述电路的所述部分的电压差降低并且所述电路的所述部分功率降低。
虽然有许多方法实现功率降低的电路的部分的休眠状态，功率晶体管是实现具有非常低的静态功率损失的这种休眠状态的简单并且有效的方法。
在本发明的实施例中，所述保持锁存器和所述三态器件包括低泄漏器件。
由于保持锁存器和三态器件被连续供电，使它们由低泄漏部件例如具有高阈值电压的器件制成是非常有利.这意味着非常小的静态功率从这些部件损失。而且，由于这些部件不被布置在正向数据路径上，即，不在关键时间路径上，在该路径上提供低泄漏部件不影响电路的性能。
在某些实施例中，所述电路包括多个保持锁存器。
可在电路内提供用于在休眠模式中存储多个信号的多个保持锁存器。
在某些实施例中，所述电路进一步包括每个都包括至少一个保持锁存器的多个部分。
器件可包括多个部分，每个具有它自己的保持锁存器。可通过相同的休眠信号来控制这些部分，或可通过多个不同的休眠信号来控制电路，以使电路的不同部分可在不同时间进入休眠模式并且功率降低。
在某些实施例中所述电路进一步包括在所述保持锁存器和所述输出端之间的输出器件，和与所述输出器件的输入端进行数据通信的驱动器件；其中所述输出器件和所述驱动器件一收到所述第二休眠信号即可进入所述休眠模式；并且所述驱动器件可操作地响应于不声明(assert)所述第二休眠信号并且声明(assert)所述第一休眠信号来驱动所述输出器件的输入端。
应注意在某些实施例中在输出端之前有输出器件，其用于将输出端从输入端去耦并且提供合适的驱动特性。与该器件相关的问题是当不声明第二休眠信号但声明第一休眠信号时，没有东西驱动该器件，但它是开启的。这可能潜在地导致通过该器件的大量电流泄漏。本发明的实施例通过提供，当不声明第二休眠信号时发送驱动信号给输出器件的输入端的驱动器件，来解决该问题。这确保驱动输出器件并且不泄漏电流。
在某些实施例中，所述保持锁存器包括循环回路并且所述驱动器件是三态反相器，该反相器具有与远离所述循环回路的输出端的所述回路部分进行数据通信的输入端。
布置在保持锁存器和输出器件的输入端之间的三态反相器是简单且有效的阻止上面描述的潜在电流泄漏问题的驱动器件。
在某些实施例中，所述电路进一步包括时钟信号分配装置，其可操作用于分配所述时钟信号给所述保持锁存器和所述三态反相器，所述时钟信号分配装置包括可操作用于接收第一休眠信号的第一休眠信号输入端，和可操作用于接收第二休眠信号的第二休眠信号输入端，所述时钟分配装置可操作用于响应于声明所述第一休眠信号并且不声明所述第二休眠信号而输出预定电平的信号，并且响应于声明所述第一休眠信号和所述第二休眠信号而降低功率，并且响应于不声明任何信号而输出所述时钟信号；其中所述三态反相器可操作用于响应所述时钟在所述预定的电平并且不声明所述第二休眠信号而驱动所述输出反相器。
在休眠模式中为时钟分配逻辑降低功率是有利的，因为这样节省电力.然而，当不声明第二休眠信号而声明第一体眠信号时，重要的是将时控三态反相器的时钟保持在特定电平，以使该反相器开启并且能驱动输出器件的输入端。而且，将时钟保持在特定电平也使得保持锁存器中的状态将被输出，而无须等待不声明第一休眠信号。
在某些实施例中，所述驱动器件包括三态器件，该三态器件与布置在所述正向数据路径的三态器件反方向时控，以使所述三态器件中的一个可操作用于响应于由所述三态器件接收的具有预定电平的时钟信号而驱动所述输出器件。
假设一个三态器件与在正向数据路径上的三态器件反向时控，则其可用作驱动器件，这可用于确保当时钟信号在预定电平时驱动任意输出器件。
在某些实施例中，所述电路包括至少另一锁存器，所述锁存器中的至少两个包括重置主从触发器，该重置主从触发器包括主锁存器、从锁存器和两个重置输入端，所述两个重置输入端每个都经由所述两个反向时控的三态器件中相应的一个和所述保持锁存器进行数据通信，所述保持锁存器包括所述从锁存器，其中所述保持锁存器包括循环回路和三态器件，所述三态器件可操作用于响应于所述第一休眠信号被声明而将所述循环回路与所述重置输入端隔离。
对响应第一休眠信号隔离保持锁存器的循环回路的三态器件的使用，使得在保持模式期间能够保护锁存器状态，即使在重置信号上有短时干扰。
本发明的另一方面提供当所述电路的部分功率降低时，在休眠期间储存电路内的信号值的方法，所述方法包括步骤分配所述时钟信号给至少一个锁存器的时钟输入端，所述至少一个锁存器布置在数据输入端和数据输出端之间，以使在所述数据输入端接收的信号值记录到所述至少一个锁存器，并且沿正向数据路径传送到所述数据输出端，并且所述至少一个锁存器中的至少一个是保持锁存器，其操作用于在所述休眠模式期间保持信号值；其中响应于第一休眠信号使用定位在所述正向数据路径和所述保持锁存器之间的三态器件将所述保持锁存器从所述正向数据路径隔离；响应于第二休眠信号减小跨越所述电路的所述部分的电压差，以使所述电路的所述部分功率降低；并且维持跨越所述保持锁存器和所述三态器件的电压差。
本发明的另一方面提供用于当所述电路的一部分功率降低时保持信号值的电路，包括可操作用于接收时钟信号的时钟信号输入端；用于通过所述时钟信号保持时控数据的装置，其包括正向数据路径，以使信号值从数据输入端通过，并且记录到保持装置，并且沿所述正向数据路径传送到数据输出端；可操作用于在休眠模式期间保持信号值的所述保持装置；和用于响应于接收到第一休眠信号而选择性地从所述正向数据路径隔离所述保持装置的三态装置，所述三态装置布置在所述正向数据路径和所述保持装置之间；其中响应于接收到第二休眠信号，所述第二休眠信号在所述第一休眠信号之后接收，所述电路可操作进入所述休眠模式，以使跨越所述电路的所述部分的电压差减小，从而所述电路的所述部分功率降低，并且维持跨越所述保持装置和所述三态装置的电压差。
由下面的说明实施例的详细描述并且伴随阅读相关的附图，本发明的以上和其他对象、特征和优点将变得明白。
图1示意性地显示了依据现有技术的主从触发器；图2示意性地显示了依据本发明的第一实施例的主从保持触发器和它的操作的时序图；图3显示了图2的传输门50的部件晶体管；图4显示了本发明的第二实施例的从锁存器的修改的三态反相器的部件晶体管；图5示意性地显示了依据本发明的第二实施例的主从保持触发器和它的操作的时序图；图6示意性地显示了依据现有的技术的重置主从触发器；图7示意性地显示了依据本发明的实施例的重置主从保持触发器和它的操作的时序图；图8显示了图7的重置主从保持触发器的从锁存器的修改的三态反相器的部件晶体管；图9a显示了依据现有技术的置位主从触发器的从触发器；图9b显示了依据本发明的实施例的置位保持主从触发器的从触发器；图10显示了依据本发明的实施例的单个的保持锁存器；图11显示了主从触发器，其中保持锁存器包括主锁存器；图12示意性地显示了依据本发明的实施例的主从保持触发器和它的操作的时序图；图13示意性地显示了晶体管形式的图12的主从保持触发器；和图14显示了适于接收休息的图12和13的主从保持触发器。
具体实施例方式
图1示意性显示了依据现有技术的基本主从触发器。该基本主从触发器20具有时钟分配装置10，该时钟分配装置包括多个可操作用于传递不同时钟信号clk、clk的反相形式nclk、nclk的反相形成bclk的反相器。该基本主从触发器具有数数据输入端21和数据输出端29之间的正向数据路径23。该正向数据路径从输入端获取数据经由传输门22给主锁存器26，并且经由传输门24给从锁存器28。传输门22和24是能根据它们输入端的时钟值提供低阻抗数据路径或高阻抗数据路径的三态器件。因此，它们起隔离锁存器或允许数据传输给他们的作用。
图2显示了依据本发明的实施例的主从保持触发器30。其是图1的触发器的改进版，并且当该触发器的部分功率降低时能在“休眠模式”期间在从锁存器内提供数据保持。
该实施例包括时钟分配逻辑10和额外的保持信号(ret)或第一休眠信号分配逻辑12。这些逻辑块在休眠模式中功率不下降，并且通过阴影在图中示出。主从保持触发器20包括在数据输入端31和数据输出端39之间的正向数据路径。该正向数据路径33从输入端31获取数据给主锁存器36并且然后给从锁存器40。它包括分别在数据输入端31和主锁存器36之间和主锁存器36和从锁存器40之间的传输门32和34。从锁存器40在该实施例中也起数据保持锁存器的作用，并且选择性地由双向三态器件50从正向数据路径33隔离。在休眠模式中从锁存器40和双向三态器件50功率不下降，并且在图中以阴影示出。在该例子中双向三态器件50是传输门，虽然可操作用来选择性地提供高或低阻抗并且在两个方向都能够驱动信号的任意双向三态器件都适合。不像传输门32和34，传输门50从保持或休眠信号分配逻辑12接收保持信号和反相的保持信号作为它的控制信号。传输门50响应于这些信号，当保持信号为低时提供低阻抗状态以使从锁存器40与正向数据路径33进行数据通信，或响应保持信号变高而提供高阻抗以使从锁存器40从正向数据路径33隔离。
从锁存器40包括反相器42和三态反相器44。该三态反相器44由从时钟信号分配逻辑10发送的时钟信号来时控。这是因为在该实施例中时钟分配逻辑必须总是被加电，以确保从锁存器40内的再循环路径被驱动，并且保持闭合。
图2也显示了时序图，其给出了主时钟的值、clk信号、相应于保持信号ret的第一休眠信号、和提供指示给电路的部分以降低功率的第二休眠信号。它也显示这些信号使触发器进入的功能性的状态，该主从保持触发器的低泄漏和中间状态。
图3显示了晶体管形式的图2的传输门50。其显示了传输门的优选实施例。清楚地，可选择性地从正向数据路径33隔离从锁存器40的任意三态器件都适合。然而，该优选实施例只包括两个晶体管(如果休眠信号，ret需要被反相并且不以反相形式提供给该电路，则包括四个晶体管)并且因此不大量增加触发器的电路面积。
图2的实施例的一缺点是时钟分配逻辑10需要保持功率，以使从锁存器或保持锁存器40不丟失状态。图4显示了给出图2的三态反相器44的替代布置的第二实施例。在该替代实施例中，额外的两个晶体管46和48被并联加入到三态反相器44的时控晶体管。这两个晶体管从保持信号逻辑12接收保持信号和反相的保持信号。通过在该位置放置这两个晶体管，倘若保持信号为高，无论时钟信号为何值，都可确保在从锁存器40内的数据保持。这样，即使时钟信号分配逻辑关闭，也能够保持数据。关闭时钟信号分配逻辑的这种能力可大量节省电路的功率，因为时钟信号分配逻辑一般不是由高Vt(阈值电压)器件组成并且因此相当大量地消耗相对大量的静态功率。
替代形式(未显示)将使用逻辑和休眠信号ret，保持三态反相器44的时钟信号，从而确保保持锁存器的循环回路保持打开，并且数据得以保持而无需连续运行时钟信号。其缺点是需给至少一些时钟信号分配逻辑供电，因此比图4的实施例有更多的功率消耗。
图5显示了包括图4的三态反相器44的第二实施例的主从保持形式。该图也显示了和第二实施例的主从保持触发器30的操作相关的时序图。该时序图显示了在低泄漏或休眠状态中时钟信号的值是如何的不重要，并且因此，可关闭时钟分配逻辑。在该实施例中，在休眠模式中只有休眠信号分配逻辑12、从锁存器40和传输门50加电。因而，相比于图2的实施例，该实施例能够以仅仅两个晶体管面积的代价获得显著的功率节省。相比于不具备保持能力的图1的现有技术的主从触发器，该实施例具有额外的六个晶体管。
图6显示了依据现有技术的重置主从触发器。若保持锁存器是在置位或重置触发器内的锁存器，在休眠模式期间的数据保持可能是特别地困难。这是因为当加电时必须很注意在取出数据以前不置位或重置存储数据的锁存器，否则，加电则丟失数据，并且它的保持将接着变得没有意义。如图6所示，从锁存器60包括和三态反相器64并联的NAND门63。
图7显示了依据本发明的实施例的重置主从触发器。在该实施例中，从锁存器或保持锁存器60包括适用于即使当关闭时钟信号时仍保持状态的三态反相器64，和图5中所示的保持锁存器类似。因此，时钟分配逻辑10并不必须在休眠模式期间加电。技术人员应当清楚从锁存器60可包括例如图2中所示的标准三态反相器，在这种情况下时钟分配逻辑须在休眠模式期间保持功率。除了时钟信号分配逻辑10和休眠信号分配逻辑12，还有可操作用于将重置信号rst和反相重置信号nrst分配给电路的合适部分的重置分配逻辑14。除了等效于图6的NAND门63的NAND门63，在该NAND门的重置信号输入端上还有额外的逻辑66。该逻辑66使反相重置信号nrst与休眠信号ret相或(OR)，并且因此确保保持锁存器60不会意外地在进入或离开休眠模式时重置。
图8显示了晶体管形式的门66。具体地，两个休眠晶体管65和67的增加将NAND门63转换成OAI12 66，所述休眠晶体管在它们的输入中有ret信号并且因此阻止休眠期间的重置信号变高。
图9显示了置位触发器的相应的实施例。图9a显示了传统置位触发器的从锁存器70。在该置位触发器中，NOR门73与从锁存器70的三态反相器74并联放置。对于置位锁存器，从锁存器70对应于图6的重置触发器的从锁存器60。图9b显示了两个nret FET 75和77的增加是如何能将NOR门73转换成AOI12门70。这些额外的晶体管75和77起类似于重置触发器的晶体管65和67的作用，阻止置位信号在休眠期间被声明。
图10显示了包括不时控的单个保持锁存器70的本发明的实施例。应当注意虽然三态反相器在锁存器内是有优势的，由于它使锁存器的状态易于切换，但是这不是必需的，并且包括布置在回路中的反相器的不时控锁存器是合适的，例如图10中所示作的70。在该实施例中保持锁存器70和休眠信号分配逻辑12在休眠模式期间保持功率。然而，时钟分配逻辑在本实施例中不保持功率。
图11显示了替代实施例，其中保持锁存器80包括主/从触发器的主锁存器。该实施例相应于图2的时控实施例，并且时钟分配逻辑10、休眠信号分配逻辑12和保持锁存器80在休眠模式期间保持功率。
应注意所有的触发器都示作在正向数据路径上具有反相器，但技术人员应当清楚可等同地以非反相器来构建它们，这样在正向数据路径33的末端需要额外的反相器。技术人员应当清楚这种替代实施例是落入所附权利要求所定义的在本发明的范围内的。
在正向数据路径上的反相器的一个目的是将输入端和输出端去耦，并且在反相器37位于输出端的情况下提供带可接受的驱动能力的输出端。当参照图2的时序图时，该图的输出反相器37的一个潜在问题变得清楚。当pdn(第二休眠)信号变低，即电路的休眠部分功率再被打开时，反相器37被加电但没有东西驱动它的输入端。传输门34可驱动它，但是clk为低使得传输门34是关闭的。传输门50可以驱动它，但是ret为低使得使得传输门50是关闭的。如果反相器37的输入端不具有和电源或接地相近的电压，那么反相器中的pmos和nmos可开启，这将导致大量电流通过反相器。在目标是降低功率消耗的设计中这不是好想法。已设计了图12的实施例来解决这个问题。
图12类似于图2，但额外具有将保持锁存器的顶部连接到输出反相器37的三态反相器47。三态反相器47由供电功率降低的门控电源供电。通过门控电源给该三态反相器供电是重要的，这样在功率降低模式下没有通过传输门34并通过反相器36a到功率降低的电源的潜泄漏路径。该额外的三态反相器所做的是当clk为低时驱动门37，这保证当门37加电时总有东西驱动它。因此，解决了图2的实施例具有的潜在问题。而且，该设计具有额外优点，即输出端39在第二休眠变低并且clk也变低之后，但在第一休眠变低之前，得到保持的状态。在图2的实施例中输出端39直到第一休眠变低之后也没有得到保持的状态。这在下面解释。
为了保持触发器的状态，在功率降低并且进入休眠模式之前，用户必须声明保持信号RET(第一休眠信号)。声明RET防止对保持锁存器40写入。这保护了状态，而不管时钟或数据引脚上的改变。当进入休眠模式，主锁存器36的状态丢失。保持锁存器的状态被保护，因为它由总是开启的电源供电，并且RET被声明，以防止垃圾数据的写入。
一旦退出休眠模式，触发器的剩余部分加电。当加电时，假定RET保持恒定被声明，并且门控电源加电，则保持锁存器不受时钟和数据引脚上的短时干扰的影响。如果如本实施例中的情况当加电时保持时钟引脚为低，保持锁存器将把保持的状态写入从结点，当该从结点加电时其是反相器37的输入端。在多锁存器环境中，这将在被加电的模块中的所有保持锁存器中同时发生，并且该模块将因而被加电同时状态得以恢复。
在某些实施例中，在加电期间时钟可以保持为低。在这种情况下，只要时钟随着加电一变低，状态将得以恢复。从这点看，应注意图12的实施例不同于图2的地方还在于，时钟电路10不是由总是开启的电源供电。因此，当功率降低时，如时序图所示，时钟电路输出未知状态。当第一休眠变低时Clk变低，它不必立即变低，当系统加电时它可具有短时干扰，但是我们要求第一休眠保持为高直到clk低并且不再有短时干扰。当第二休眠和clk都是低时所述状态恢复。一旦状态恢复，第一休眠可以变低，并且常规时控可以重新开始。
应注意在上面所述实施例中，在休眠模式之后启动时被驱动的是反相器37以避免潜在的功率损失。在其它实施例中，在输出端的可以不是反相器，可以是不同的器件。对于多种器件可能会出现潜在的功率损失问题，并且解决办法是使用例如图12和13的三态反相器47来提供驱动信号。
另一点是在图2和图12之间的进一步不同是某些器件，具体是三态反相器44和47和传输门34连接到nclk和bclk，而不是clk和nclk。每个连接工作，使用bclk而不是clk，有助于减小clk引脚上的电容，而使用clk得到更快的时钟以q响应。
图13显示了晶体管形式的图12的实施例。从该图很清楚，保持触发器可由正好具有三个额外引脚的传统的触发器形成。这些引脚是VDDG和VSSG引脚、门控电源和retn或第一休眠信号。应注意替代实施例可以只具有VDDG或VSSG之一，因为不需要两个都要，如果仅使用一个那么缩短另一个为标准电源VDD或VSS。在虚线51下的所有器件都是HVT器件。
图14显示了适合接收重置信号的图12和13的实施例。这其实是图7的实施例的修改版本，用以解决到输出门的输入浮接问题(floating inputto an output gate)，在这个例子中输出门是反相器37，该反相器可能潜在具有严重的功率损失隐患。在该图中是HVT器件的所有器件由总是开启的电源供电，而其它器件是由门控电源供电并且因此在休眠模式下不加电。该实施例与图7的实施例不同处主要在于，在保持锁存器和反相器37的输入端之间提供的是传输门69和nor门66。该传输门69具有与传输门34相反的clk连接。因此，当clk为低时器件69开启而34关闭。当clk为高时器件34开启并且69关闭。总之，有东西驱动门37。当pdn(第二休眠)为高时那么clk未知并且器件34和69在未知状态，并且可能没有东西驱动门37。然而，当pdn为高时，门37功率降低，并且应该门37的输入是未知的。pdn一变低，clk变为一或零并且有东西驱动门37。
该实施例也具有可隔离保持锁存器60的传输门50。改变该保持锁存器的状态的唯一方法是经由器件50。在保持模式中，当保持(或第一休眠信号)被声明时，器件50关闭，这样该锁存器被隔离并且不能重置。在正常操作模式中，依赖于时钟的状态，重置将通过nor门66或67之一和传输门69或34中相应的一个并且通过器件50传播以重置保持锁存器。在保持模式中，重置上的短时干扰可通过nor门传播到结点S并且到输出端qn，但当短时干扰消失时，数据仍然保存在保持锁存器中并且可以通过器件66和69读出。
关于所述实施例还应该注意，在休眠模式中加电的任何器件的主体结点(bulk node)必须连接到总是开启的电源或接地并且不连到门控电源。另外，传输门50的主体结点连接到总是开启的电源上。在优选实施例中，每个器件的主体结点都连接到总是开启的电源和接地。
虽然已经参考附图在这里详细描述了本发明的说明性实施例，应理解本发明并不局限于这些精确的实施例，本领域技术人员在不偏离所附权利要求所定义的本发明的范围和精神的情况下可以对其进行各种修改和变更。
权利要求
1.一种用于在电路的一部分功率降低的休眠模式期间保持信号值的电路包括可操作接收时钟信号的时钟信号输入端；至少一个由所述时钟信号时控的锁存器；数据输入端、数据输出端和其间的正向数据路径，其中信号值可操作地在所述数据输入端接收，记录到所述至少一个锁存器并且沿所述正向数据路径传送到所述数据输出端；其中所述至少一个锁存器的至少一个包括可操作用于在所述休眠模式期间保持信号值的保持锁存器，并且所述电路进一步包括三态器件，布置在所述正向数据路径和所述保持锁存器之间，并且可操作用于响应于收到第一休眠信号而选择性地将所述保持锁存器从所述正向数据路径隔离；其中响应于收到第二休眠信号，所述第二休眠信号在所述第一休眠信号之后接收，所述电路可操作进入所述休眠模式，以使跨越所述电路的所述部分的电压差变小从而所述电路的所述部分功率降低，并且维持跨越所述保持锁存器和所述三态器件的电压差。
2.如权利要求1所述的电路，包括多个由所述时钟信号时控的锁存器，所述信号值沿所述正向数据路径从所述多个锁存器中的一个传送到所述多个锁存器的下一个，所述多个锁存器中的至少一个包括所述保持锁存器。
3.如权利要求1所述的电路，其中所述三态器件包括双向三态器件。
4.如权利要求3所述的电路，其中所述双向三态器件包括两个晶体管，该两个晶体管可操作用于接收所述第一休眠信号并且设置为响应于接收到第一休眠信号形成高阻抗路径和响应于未接收到第一休眠信号而形成低阻抗路径。
5.如权利要求1所述的电路，其中所述三态器件包括四个晶体管，所述四个晶体管中的两个形成所述三态器件并且所述四个晶体管中的另两个形成可用于在将第一休眠信号输入到所述两个晶体管之一中之前反相该信号的反相器。
6.如权利要求5所述的电路，其中所述三态器件包括传输门。
7.如权利要求1所述的电路，其中所述保持锁存器可操作用于接收所述时钟信号。
8.权利要求7所述的电路，所述电路进一步包括可操作用于分配所述时钟信号给所述保持锁存器的时钟信号分配装置。
9.如权利要求8所述的电路，所述时钟信号分配装置包括可操作用于接收第一休眠信号的第一休眠信号输入端；其中响应所述第一休眠信号，所述时钟信号分配装置可操作用于将所述时钟信号保持在预定值以使所述保持锁存器保持状态。
10.如权利要求8所述的电路，其中所述时钟信号分配装置包括具有时钟信号输入端和第一休眠信号输入端的逻辑门。
11.如权利要求9所述的电路，其中所述时钟分配装置包括多个时钟信号传播通过的部件，所述电路可操作用于减小跨越在时钟信号传播方向上在所述第一休眠信号输入端的上游的所述时钟信号装置的所述部件的电压差，以使所述部件响应所述第一休眠信号功率降低，并且维持跨越所述第一休眠信号输入端的下游的所述部件的电压差。
12.如权利要求7所述的电路，其中所述保持锁存器包括时控三态反相器和与所述时控三态反相器的部分并联布置并且可操作用于接收所述第一休眠信号的晶体管，以使所述保持锁存器在接收所述第一休眠信号期间可操作保持状态而和所述的时钟值无关。
13.如权利要求12所述的电路，其中所述晶体管包括与所述三态反相器的所述两个时控晶体管并联布置的两个晶体管，所述两个晶体管分别接收所述第一休眠信号和反相的第一休眠信号。
14.如权利要求1所述的电路，其中所述电路包括至少另一锁存器、至少两个包括包含主锁存器和从锁存器的主从触发器的所述锁存器、包括所述从锁存器的所述保持锁存器。
15.如权利要求14所述的电路，其中所述主从触发器包括重置主从触发器，所述保持锁存器包括两个晶体管，该两个晶体管可操作用于接收所述第一休眠信号和重置信号和响应于接收到第一休眠信号而阻塞所述重置信号并且防止它重置所述保持锁存器的状态。
16.如权利要求14所述的电路，其中所述主从触发器包括置位主从触发器，所述保持锁存器包括两个晶体管，该两个晶体管可操作用于接收所述第一休眠信号和置位信号和响应于接收到第一休眠信号而阻塞所述置位信号并且防止它置位所述保持锁存器的状态。
17.如权利要求1所述的电路，所述电路进一步包括可操作用于控制提供给所述电路各部分的电压电平的电压调节器，所述电压调节器可操作接收所述第二休眠信号，并且响应于所述第二休眠信号减小跨越所述电路的所述部分的电压差，以使所述电路的所述部分功率降低；并且维持跨越所述保持锁存器和所述双向三态器件的电压差。
18.如权利要求1所述的电路，所述电路可以响应跨越所述电路施加的电压差被供电，所述电路进一步包括功率晶体管，所述功率晶体管设置为使得施加所述电压差依次跨越所述功率晶体管和所述电路的所述部分，所述功率晶体管可操作用于接收所述第二休眠信号并且可被关闭以响应所述第二休眠信号，以使响应于所述第二休眠信号，跨越所述电路的所述部分的电压差降低，并且所述电路的所述部分功率降低。
19.如权利要求1所述的电路，其中所述保持锁存器和所述三态器件包括低泄漏器件。
20.如权利要求1所述的电路，包括多个保持锁存器。
21.如权利要求1所述的电路，所述电路进一步包括在所述保持锁存器和所述输出端之间的输出器件和与所述输出器件的输入端进行数据通信的驱动器件；其中所述输出器件和所述驱动器件一收到所述第二休眠信号即可操作进入所述休眠模式；和所述驱动器件可操作用于响应于所述第二休眠信号不被声明而驱动所述输出器件的输入端。
22.如权利要求21所述的电路，其中所述保持锁存器包括循环回路并且所述驱动器件是三态反相器，该三态反相器具有与远离所述循环回路的输出端的所述循环回路的部分进行数据通信的输入端。
23.如权利要求22所述的电路，所述电路进一步包括时钟信号分配装置，其可操作用于分配所述时钟信号给所述保持锁存器和所述三态反相器，所述时钟信号分配装置包括可操作用于接收第一休眠信号的第一休眠信号输入端和可操作用于接收第二休眠信号的第二休眠信号输入端，所述时钟分配装置可操作用于响应于所述第一休眠信号被声明并且所述第二休眠信号不被声明而输出预定电平的信号，并且响应于第一休眠信号和第二休眠信号都被声明而降低功率，以及响应于第一休眠信号和第二休眠信号都不被声明而输出时钟信号；其中所述三态反相器可操作用于响应于所述时钟在所述预定的电平并且所述第二休眠信号不被声明，而驱动所述输出反相器。
24.如权利要求21所述的电路，其中所述驱动器件包括三态器件，所述三态器件与布置在所述正向数据路径上的所述三态器件反方向时控，以使所述三态器件之一可操作用于响应于由所述三态器件接收到的具有预定电平的时钟信号而驱动所述输出器件。
25.如权利要求24所述的电路，所述电路包括至少另一锁存器，至少两个包括重置主从触发器的所述锁存器，该重置主从触发器包括主锁存器、从锁存器和两个重置输入端，所述两个重置输入端的每个经由所述两个反向时控的三态器件中的相应的一个和所述保持锁存器进行数据通信，所电保持锁存器包括所述从锁存器，其中所述保持锁存器包括循环回路和三态器件，所述三态器件可操作用于响应于所述第一休眠信号被声明而将所述循环回路与所述重置输入端隔离。
26.一种在所述电路的部分功率降低的休眠模式期间储存电路内的信号值的方法，所述方法包括步骤分配所述时钟信号给至少一个锁存器的时钟输入端，所述至少一个锁存器布置在数据输入端和数据输出端之间，以使在所述数据输入端接收的信号值被记录到所述至少一个锁存器并且沿正向数据路径传送到所述数据输出端，并且所述至少一个锁存器中的至少一个是保持锁存器，其可操作用于在所述休眠模式期间保持信号值；其中响应第一休眠信号；使用定位在所述正向数据路径和所述保持锁存器之间的三态器件将所述保持锁存器从所述正向数据路径隔离；响应第二休眠信号；减小跨越所述电路的所述部分的电压差以使所述电路的所述部分功率降低；和维持跨越所述保持锁存器和所述三态器件的电压差。
27.一种用于当电路的一部分功率降低时保持信号值的电路包括可操作用于接收时钟信号的时钟信号输入端；用于通过所述时钟信号保持时控数据的装置，其包括正向数据路径，以使信号值从数据输入端通过并且记录到保持装置，并且沿所述正向数据路径传送到数据输出端；可操作用于在休眠模式期间保持信号值的所述保持装置；和三态装置，用于响应于接收到第一休眠信号选择性地从所述正向数据路径隔离所述保持装置，所述三态装置布置在所述正向数据路径和所述保持装置之间；其中响应于接收到第二休眠信号，所述第二休眠信号在所述第一休眠信号之后接收，所述电路可操作进入所述休眠模式，使得减小跨越所述电路的所述部分的电压差，以使所述电路的所述部分功率降低，并且维持跨越所述保持装置和所述三态装置的电压差。
全文摘要
公开了一种电路，其用于在所述电路的部分功率降低的休眠模式期间保持信号值，其包括时钟信号输入端；时控的锁存器；数据输入端、数据输出端和其间的正向数据路径，其中信号值可操作地在所述数据输入端接收，记录到所述至少一个锁存器，并且沿所述正向数据路径传送到所述数据输出端；所述至少一个锁存器的至少一个包括保持锁存器；三态器件，可操作用于响应于收到第一休眠信号而选择性地从所述正向数据路径隔离所述保持锁存器；其中为响应收到第二休眠信号，所述电路可进入所述休眠模式以使跨越所述电路的所述部分的电压差变小，从而所述电路的所述部分功率降低，并且维持跨越所述保持锁存器和所述三态器件的电压差。
文档编号G06F1/32GK1991688SQ20061006421
公开日2007年7月4日 申请日期2006年10月13日 优先权日2005年10月13日
发明者M·小弗雷德里克, J·D·施弗二世 申请人:Arm有限公司