专利名称：速度或电力关键电路中用多临界电压基本设计单元的方法
技术领域：
本发明是有关于一种使用深次纳米元件，以基本设计单元(cell)为基础的设计，特别是有关于使用在深次纳米的标准基本设计单元中使用混合多Vt元件的方法，因此提高整体效能及减低电力损耗。利用不同Vt元件的晶体管为单位，组成一基本设计单元，取代传统仅用单Vt的晶体管组成的基本设计单元，使多Vt晶体管组成的基本设计单元作为基础，可以得到完全定做设计(fullycustom design)的速度和电力效能。
背景技术：
半导体技术持续演化至比100纳米小的极深次微米尺寸(verydeep sub-micron geometries)，用以在单晶片内以更高效能整合更复杂功能。这个技术需要用来产生复杂的系统晶片(System-On-Chip，SOC)设计，对于今日的移动元件为必须的，上述移动元件例如为移动电话，便携式计算机和其他电子装置。因为这些移动装置使用电池，晶片的电力损耗成为与电路效能或速度同样重要的因素。
次100纳米元件提供更复杂的功能和更高的效能，但是并不是没有代价。已知当晶体管沟道长度足够小的时候，就算在备用(standby)的情况下，因为漏电的关系，电流也会持续流通。因此，在次微米几何设计中非必要地消耗了多余的电力，导致电池电力耗尽。晶片效能和电力损耗间的取舍变成深次微米设计中逐渐重要的议题。
次100纳米元件增加的电力损耗归因于一种称为次临界导通(sub-threshold conduction)的效应。当次微米栅极的栅极源极电压(gate-source voltage，Vgs)比临界电压(threshold voltage，Vt)低时，即为次临界范围(sub-threshold region)。这个范围在此元件关闭前，可以随着Vgs的变化，在漏极电流上对数电流来表示。在100纳米以上的半导体元件具有较高的临界电压，所以当Vgs＝0时，漏极电流并不显著。对于次100纳米元件，临界电压非常低，当Vgs＝0或在备用状态下，漏极电流变的非常明显。除了次临界电压效应，贯穿效应(punch-through)也可以导致元件漏电。极深次微米元件所具有的极薄栅极氧化物，也会增加栅极漏电电流。
为了解决这个问题，制造商使用更高的临界电压(高临界电压元件)产生次100纳米元件。但是这些元件的速度较慢，会影响晶片速度和效能。在标准90纳米制程中，具有较低临界电压的元件(低临界电压元件)的次临界漏电电流约为10nA/um，相对地高临界电压元件的次临界漏电电流约为1nA/um。因此，如果使用高临界电压元件代替低临界电压元件，电力消耗可以以10的倍数减少。然而如此一来，电路效能不可能达到需求，因为高临界电压元件的速度较慢。在次100纳米设计中，在效能和电力消耗之间取舍时，仍需符合速度和电力的需求。
已知电路使用基本设计单元设计(cell)。基本设计单元为基本建构方块，其中所有的晶体管带有一样的晶体管特性。在一个基本设计单元内的晶体管可以为全部高临界电压元件或全部低临界电压元件，而且没有标准基本设计单元可以有不同临界电压特性的元件。虽然不同临界电压特性的元件可以用以最大化基本设计单元功能。
较好设计为一种可以使用混合低临界电压和高临界电压元件的基本设计单元，因此上述晶片效能和电力损耗条件的取舍可以执行和达到最佳化。
发明内容
有鉴于此，本发明提出一种在速度关键电路中使用多临界电压基本设计单元(cell)的方法，包括使用一或多低临界电压(低Vt)基本设计单元，形成上述速度关键电路的初步实体布局；在不违反一速度限制的条件下，用一或多高临界电压(高Vt)基本设计单元，替代在上述速度关键电路之一或多非关键路径内的至少部分上述低临界电压基本设计单元；以及在不违反上述速度限制的条件下，用一或多高临界电压元件，替代位于上述速度关键电路之一关键路径上至少一低临界电压基本设计单元内的一或多元件，该低临界电压基本设计单元在该关键路径上。
本发明所述的在速度关键电路中使用多临界电压基本设计单元的方法，更包括对于上述预定速度关键电路执行平面层规划的步骤。
本发明所述的在速度关键电路中使用多临界电压基本设计单元的方法，上述高临界电压基本设计单元替代上述低临界电压基本设计单元的步骤中，是以上述速度关键电路中最不关键路径到最关键路径的优先顺序所执行。
本发明所述的在速度关键电路中使用多临界电压基本设计单元的方法，基本设计单元内的上述低临界电压元件和高临界电压元件，具有低于100nm的栅极宽度。
本发明还提供一种在电力关键电路中使用多临界电压基本设计单元的方法，所述在电力关键电路中使用多临界电压基本设计单元的方法包括使用一或多高临界电压基本设计单元，形成上述电力关键电路的初步实体布局，达成一速度限制的一预定比例；在不违反上述速度限制的条件下，用一或多低临界电压基本设计单元，替代在上述电力关键电路的一或多关键路径内的至少部分上述高临界电压基本设计单元；以及在不违反上述速度限制的条件下，用一或多高临界电压元件，替代一非关键路径上至少一低临界电压基本设计单元内的一或多元件，该低临界电压基本设计单元位于上述电力关键电路的上述关键路径上。
本发明所述的电力关键电路中使用多临界电压基本设计单元的方法，上述形成步骤更包括对于上述预定电力关键电路执行平面层规划。
本发明所述的电力关键电路中使用多临界电压基本设计单元的方法，上述预定比例为至少80百分比。
本发明所述的电力关键电路中使用多临界电压基本设计单元的方法，基本设计单元内的上述低临界电压元件和高临界电压元件，具有低于100nm的栅极宽度。
本发明又提供一种在电力关键电路中使用多临界电压基本设计单元的方法，其特征在于，所述在电力关键电路中使用多临界电压基本设计单元的方法包括使用一或多高临界电压基本设计单元，形成上述电力关键电路的初步实体布局，达成一电力限制的一预定比例；在不违反一速度限制的条件下，用一或多低临界电压基本设计单元，替代在上述电力关键电路的一关键路径内的至少部分上述高临界电压基本设计单元，而达成一速度限制；以及在不违反上述速度限制的条件下，用一或多高临界电压元件，替代一非关键路径上至少一低临界电压基本设计单元内的一或多元件，该低临界电压基本设计单元位于上述电力关键电路的上述关键路径上。
本发明所述的电力关键电路中使用多临界电压基本设计单元的方法，上述形成步骤更包括对于上述预定电力关键电路执行平面层规划。
本发明所述的电力关键电路中使用多临界电压基本设计单元的方法，上述低临界电压基本设计单元的预定部分为不少于5百分比。
本发明所述的电力关键电路中使用多临界电压基本设计单元的方法，上述预定比例为至少80百分比。
本发明所述的电力关键电路中使用多临界电压基本设计单元的方法，基本设计单元内的上述低临界电压元件和高临界电压元件，具有低于100nm的栅极宽度。
本发明所述速度或电力关键电路中用多临界电压基本设计单元的方法，减少功率消耗时同时维持速度，使得晶片效能和功率消耗可同时最佳化。
图1A是显示典型电路图，其中应用多临界电压技术方法；图1B是显示图1A的晶体管电路图，其中混合临界电压元件可以建构于同一基本设计单元；图2是显示本发明实施例中速度关键的设计流程图；图3是显示本发明实施例中电力关键的设计流程图；图4是显示本发明实施例中最小电力的设计流程图。
具体实施例方式
在此必须说明的是，于下揭露内容中所提出的不同实施例或范例，是用以说明本发明所揭示的不同技术特征，其所描述的特定范例或排列是用以简化本发明，然非用以限定本发明。此外，在不同实施例或范例中可能重复使用相同的参考数字与符号，此等重复使用的参考数字与符号是用以说明本发明所揭示的内容，而非用以表示不同实施例或范例间的关系。
在本发明实施例中揭露了一种方法，用以实做混合高临界电压和低临界电压元件的标准电路单元(circuit cell)，该标准电路单元用于电路设计，而不只是同时使用高临界电压和低临界电压标准电路元，使得晶片效能和功率消耗可同时最佳化。这个方法主要针对速度关键设计，在标准电路单元内使用低临界电压元件。例如，经由最佳化过程，不在关键路径的低临界电压基本设计单元由高临界电压基本设计单元替代，在减少功率消耗时同时维持速度。更有甚者，在关键路径上的基本设计单元使用元件为单位，更能达成节省电力的功效。同样的程序和方法可以应用在以电力为关键的设计。在以电力为关键的设计中以高临界电压基本设计单元为开始。另外，这种多临界电压方法可以应用于容易可得的标准程序和设计工具上。
图1A显示典型电路100，其中应用了多临界电压方法。电路100的时脉频率由D正反器102和另一个D正反器104间的传递延迟决定。因为有多个信号路径，上述时脉频率由最长的信号路径决定。该最长的信号路径称为关键路径(critical path，CP)。在电路100内有三条信号路径要考虑。第一条路径由基本设计单元106，108和110组成。第二条路径由基本设计单元112和110组成，而第三条路径由基本设计单元114和110组成。可以注意到基本设计单元110有三个输入路径，线116，118和120，其中每个代表三条路径的一部分。更可了解基本设计单元110是一“与或非”门(AND-OR-Inverted，AOI)基本设计单元。
如果所有三个路径使用同样的基本设计单元类别，其中每个基本设计单元都有同样的传递延迟，所以可以很明显地发现，在第一条路径上会有最大的传递延迟，因此第一条路径是关键路径。该关键路径由粗体显示，在已知设计中，所有在关键路径内的基本设计单元都会是低临界电压基本设计单元，由此确保合适的速度。这些低临界电压基本设计单元完全由低临界电压元件构成。相同地，所有在非关键路径的基本设计单元都为高临界电压基本设计单元，用以减低电力损耗。这些高临界电压基本设计单元完全由高临界电压元件构成。然而，已知设计不允许在低临界电压基本设计单元的某些低临界电压元件由高临界电压元件取代，同时不影响整个电路速度。已知技术缺乏灵活性，也妨碍最佳化电路，虽然最佳化可以实现更耐用的设计。
图1B显示图1A中基本设计单元110的晶体管122。基本设计单元110有三个输入线线116，118和120。晶体管图示122显示多临界电压元件的实现，该实现在基本设计单元110中，使用混合低临界电压和高临界电压元件的设计在一个基本设计单元中。在已知设计中，不论上述基本设计单元在关键路径或非关键路径上，基本设计单元由同样临界电压的元件制成。例如，如果基本设计单元110由低临界电压元件库获得，则所有的基本设计单元内完全由低临界电压元件124构成。跟据本发明其一实施例，就算在一个基本设计单元之内，也可以决定由不同的临界电压元件构成，同时仍然得到基本设计单元的预期功能。最重要的是决定是否关键路径存在于一个单独基本设计单元内，而且在上述关键路径的元件必须要是低临界电压元件，这是为了速度的缘故。而基本设计单元内所有其他位于非关键路径上的元件，则可以由高临界电压元件替代而不影响到速度效能。在本图中，关键路径上皆使用低临界电压元件，且以粗体表示。以此方式，新的基本设计单元可以同时包括高临界电压和低临界电压元件两者。在本实施例中，利用晶体管层次的设计，可以使用高临界电压元件达成更省电的目的。
根据本发明实施例，图2表示程序200，用以提供速度关键(speed critical)电路设计。由步骤202开始，暂存器传送阶层(Register-Transfer Level，RTL)编码由设计的高层次描述产生。在步骤204中，包括许多复杂计算的合成工具(synthesis tool)使用设计的高层次描述，来产生逻辑门层次设计。既然传统合成工具只允许元件库(library)内只有一种种类的元件种类存在，这些工具必须改变使得多临界电压实现的高临界电压和低临界电压元件的混合可以同时存在(co-exist)。上述新的合成工具先由低临界电压或高临界电压基本设计单元元件库选择。在这个设计实施例中，因为速度为关键元素，所以将会先使用低临界电压基本设计单元元件库。在步骤206中，执行平面层规划(floor plan)而得到初步实体布局。这个步骤通常接着步骤208，其中每个元件的位置和每个绕线由所需的相互连结决定放置位置。上述元件的实体放置(physical placement)参考低临界电压布局(layout)数据库，并且使用速度限制，检查及改变上述信号绕线。缓冲器在步骤210中调整，并且解析上述标准基本设计单元速度，来决定在步骤212中是否已经达成上述速度限制。可知缓冲器的调整包括缓冲器加入，移除，以及时间最佳化管理。如果没有达到速度限制，则要进行另外一轮的放置和绕线。如果步骤212的速度限制已经达成，则上述低临界电压基本设计单元由步骤214选择之一或多(或全部)非关键路径的高临界电压基本设计单元替代，以最小化电力损耗和消耗。上述替代由最不关键到最关键路径的优先顺序顺序执行，同时在替换后检查速度限制。这里可以了解的是最关键的路径是最慢的路径，而最不关键的路径是最快的一条。因此，在步骤216中，当检查每一条路径的速度限制时，如果速度限制没有达成，上述每条路径的基本设计单元置换将会解除，接着上述过程会在其他路径上继续执行。如果上述速度限制全部达成，则在基本设计单元内一或多所选择的非关键路径的元件由高临界电压元件置换。这个程序可以在一个接一个的非关键路径上执行。这些置换的元件可以不和实际关键路径相关，而且这些置换并不会干扰上述速度效能达到速度限制。例如步骤220所显示的，决定是否上述基本设计单元达到关键速度限制。如果没有，则这个程序回到步骤218，上述置换被解除且移动到其他路径继续执行程序。利用高临界电压基本设计单元置换低临界电压基本设计单元，然后利用高临界电压元件部分置换低临界电压元件于选择的基本设计单元内，一个接一个地执行。在初始时序最佳化完成之后，速度需求可以达成，而且电力需求可以减低。如上所示，如果任何置换过程导致速度需求的失败，可以取消该置换，而不是靠重新执行时序最佳化或缓冲器置入来调整速度。
图3表示电力关键基本设计单元设计程序300，根据一个本发明实施例。由步骤302开始，RTL编码由所需求的高层次叙述产生。在步骤304中，根据高层次叙述，RTL合成工具产生逻辑门层次基本设计单元电路。新的合成工具由低临界电压或高临界电压基本设计单元元件库选择。在本设计实施例中，既然电力损耗或消耗是关键元素，将以高临界电压基本设计单元元件库作为优先选择。在步骤304中，逻辑合成必须也符合一个预定比例的速度限制，例如至少80％到90％的速度限制。在步骤306中，执行平面层规划而得到初步实体布局。这个步骤由步骤308跟随，其中每个基本设计单元和每条路线由所需信号的相互连结放置。每个基本设计单元经过所需的检查和改变，用以达成至少部分速度限制。例如，上述速度限制可以是一个所想要时脉速率的预定比例(例如，90％)。这个速度限制被用来作为改善速度效能的基础，这个改善当多数基本设计单元为高临界电压基本设计单元时，在关键路径加入最小数目的低临界电压基本设计单元，这个过程将会在以下讨论。根据设计经验，放置和绕线可以达到高比例的速度限制而不使用过度的低临界电压基本设计单元。缓冲器在步骤310中调整，在上述速度分析后，用以决定是否上述预定比例(例如，90％)的速度限制在步骤312达成。如果速度限制没有达成，则会再执行另外一次的放置和绕线。在此时，所有的基本设计单元都由高临界电压元件构成，且使用一个比例的速度限制作为执行时序最佳化的比较。这个比较可以阻止加入过多低临界电压基本设计单元。然后在步骤314中，上述高临界电压基本设计单元由低临界电压基本设计单元替代，这个替代在关键路径上用以达成不只90％，而是100％的速度限制。在步骤316，如果100％的速度限制无法达成，则要调整缓冲器或重新执行平面层规划306。一旦100％的速度限制达成，在非关键路径上的所选择的一或多基本设计单元内由步骤318中的高临界电压元件替代。这个时间再一次由步骤320检查。要了解的是这些替换的元件和实际的关键路径并不相关。如果速度限制并没有完全达成，上述替换将会反转并且将会使用更少的高临界电压元件。最后，如果决定所有路径已经都检查过，而且速度限制在步骤320中完全达成，则设计程序完成。上述步骤318和步骤320中在非关键路径上置换高临界电压元件。可以了解的是上述置换可以经由多个次数的替代，由减少多个高临界电压元件的形式完成。在某些实施例中，也将会需要执行平面层规划306，以及缓冲器调整310的回圈(iteration)。
图4呈现最小电力基本设计单元电路设计程序400，根据本发明的一个实施例。在步骤402中，RTL编码由所需求的高层次叙述产生。在步骤404中，RTL合成工具用来产生逻辑门层次基本设计单元电路，根据高层次叙述产生。在步骤404，要达成一个预定比例(例如，90％)的电力限制以及宽松的速度限制。在一些设计实施例中，既然电力损耗和消耗是关键的因素，高临界电压基本设计单元元件库先被选择。步骤406中，执行平面层规划得到一个初步实体布局。这个步骤由步骤408跟随，其中每个元件和每条路线由所需信号内部连结放置。上述基本设计单元元件库布局数据库作为实体放置和信号绕线使用。这个设计经过所需的检查和改变，用以达成90％电力限制。缓冲器在步骤410中调整，且分析标准基本设计单元速度，用以决定是否上述预定比例(例如，90％)电力限制在步骤412中达成。如果没有，则执行另一次的放置和绕线。
如果上述预定比例(例如，90％)的电力限制在步骤412中达成，则下一个步骤是替代在预定路径上某些数量的基本设计单元，用以更进一步最佳化来达成步骤414中完全的速度限制。例如，电路路径上只有达成90％速度需要的基本设计单元将继续执行替换程序。步骤416中，如果速度限制或电力限制没有达成，则根据所需的调整，执行另外一次的缓冲器调整或重新执行平面层规划。如果两个限制皆已达成，不在关键路径上的低临界电压基本设计单元内的元件在步骤418被高临界电压元件替代。步骤420中，更决定是否速度和电力限制两者仍然可以达成最小电力设计。如果不行，则反转替代，而且移动到另一个路径，一直到所有路径都被检查过。在某些实施例中，也将会需要执行平面层规划406，以及缓冲器调整410的回圈。
上述图示提供许多不同实施例或实施例用以实现不同本发明特征。描述元件或程序的特定实施例以帮助澄清本发明。然而，这些只是实施例而并不用以限制申请专利范围的发明。例如，虽然使用了许多元件，基本设计单元内的偏好元件有小于100nm的栅极宽度。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下200程序
202RTL编码204使用低临界电压基本设计单元元件库，逻辑合成206平面层规划208使用低临界电压基本设计单元布局数据库，放置和绕线210缓冲器调整212速度限制达成？214用高临界电压基本设计单元替代非关键路径的基本设计单元216速度限制达成？218用高临界电压元件替代非关键路径的元件220速度限制达成？
权利要求
1.一种在速度关键电路中使用多临界电压基本设计单元的方法，其特征在于，所述在速度关键电路中使用多临界电压基本设计单元的方法包括使用一或多低临界电压基本设计单元，形成上述速度关键电路的初步实体布局；在不违反一速度限制的条件下，用一或多高临界电压基本设计单元，替代在上述速度关键电路的一或多非关键路径内的至少部分上述低临界电压基本设计单元；以及在不违反上述速度限制的条件下，用一或多高临界电压元件，替代位于上述速度关键电路的一非关键路径上至少一低临界电压基本设计单元内的一或多元件，该低临界电压基本设计单元在该关键路径上。
2.根据权利要求1所述的在速度关键电路中使用多临界电压基本设计单元的方法，其特征在于，更包括对于上述预定速度关键电路执行平面层规划的步骤。
3.根据权利要求1所述的在速度关键电路中使用多临界电压基本设计单元的方法，其特征在于，上述高临界电压基本设计单元替代上述低临界电压基本设计单元的步骤中，是以上述速度关键电路中最不关键路径到最关键路径的优先顺序所执行。
4.根据权利要求1所述的在速度关键电路中使用多临界电压基本设计单元的方法，其特征在于，基本设计单元内的上述低临界电压元件和高临界电压元件，具有低于100nm的栅极宽度。
5.一种在电力关键电路中使用多临界电压基本设计单元的方法，其特征在于，所述在电力关键电路中使用多临界电压基本设计单元的方法包括使用一或多高临界电压基本设计单元，形成上述电力关键电路的初步实体布局，达成一速度限制的一预定比例；在不违反上述速度限制的条件下，用一或多低临界电压基本设计单元，替代在上述电力关键电路的一或多关键路径内的至少部分上述高临界电压基本设计单元；以及在不违反上述速度限制的条件下，用一或多高临界电压元件，替代一非关键路径上至少一低临界电压基本设计单元内的一或多元件，该低临界电压基本设计单元位于上述电力关键电路的上述关键路径上。
6.根据权利要求5所述的电力关键电路中使用多临界电压基本设计单元的方法，其特征在于，上述形成步骤更包括对于上述预定电力关键电路执行平面层规划。
7.根据权利要求5所述的电力关键电路中使用多临界电压基本设计单元的方法，其特征在于，上述预定比例为至少80百分比。
8.根据权利要求5所述的电力关键电路中使用多临界电压基本设计单元的方法，其特征在于，基本设计单元内的上述低临界电压元件和高临界电压元件，具有低于100nm的栅极宽度。
9.一种在电力关键电路中使用多临界电压基本设计单元的方法，其特征在于，所述在电力关键电路中使用多临界电压基本设计单元的方法包括使用一或多高临界电压基本设计单元，形成上述电力关键电路的初步实体布局，达成一电力限制的一预定比例；在不违反一速度限制的条件下，用一或多低临界电压基本设计单元，替代在上述电力关键电路的一关键路径内的至少部分上述高临界电压基本设计单元，而达成一速度限制；以及在不违反上述速度限制的条件下，用一或多高临界电压元件，替代一非关键路径上至少一低临界电压基本设计单元内的一或多元件，该低临界电压基本设计单元位于上述电力关键电路的上述关键路径上。
10.根据权利要求9所述的电力关键电路中使用多临界电压基本设计单元的方法，其特征在于，上述形成步骤更包括对于上述预定电力关键电路执行平面层规划。
11.根据权利要求9所述的电力关键电路中使用多临界电压基本设计单元的方法，其特征在于，上述低临界电压基本设计单元的预定部分为不少于5百分比。
12.根据权利要求9所述的电力关键电路中使用多临界电压基本设计单元的方法，其特征在于，上述预定比例为至少80百分比。
13.根据权利要求9所述的电力关键电路中使用多临界电压基本设计单元的方法，其特征在于，基本设计单元内的上述低临界电压元件和高临界电压元件，具有低于100nm的栅极宽度。
全文摘要
本发明提供一种速度或电力关键电路中用多临界电压基本设计单元的方法。所述在速度关键电路中使用多临界电压基本设计单元的方法，包括使用一或多低临界电压基本设计单元，形成上述速度关键电路的初步实体布局；在不违反一速度限制的条件下，用一或多高临界电压基本设计单元，替代在上述速度关键电路的一或多非关键路径内的至少部分上述低临界电压基本设计单元；以及在不违反上述速度限制的条件下，用一或多高临界电压元件，替代位于上述速度关键电路的一关键路径上至少一低临界电压基本设计单元内的一或多元件，该低临界电压基本设计单元在该关键路径上。本发明可减少功率消耗时同时维持速度，使得晶片效能和功率消耗可同时最佳化。
文档编号G06F17/50GK1967549SQ20061007925
公开日2007年5月23日 申请日期2006年4月20日 优先权日2005年4月20日
发明者庄建祥, 侯永清, 陈昆龙, 鲁立忠 申请人:台湾积体电路制造股份有限公司