专利名称：用于在数据传送中排序事务处理节拍的装置和方法
技术领域：
本发明涉及微处理器事务处理，具体涉及一种用于在数据传送中排序事务处理节拍的装置和方法，它解决了由于非最佳的超高速缓存线读取排序而导致由微处理器引起的停止周期(stall cycle)的问题。
背景技术：
在诸如x86兼容的微处理器之类的当今的微处理器中，在系统总线上完成到存储器的事务处理/来自存储器的事务处理(即读取和写入事务处理)。这些事务处理包括请求阶段和数据(即响应)阶段。在所述请求阶段期间，通过地址信号组来提供事务处理的地址和事务处理类型。所述地址信号组通常包括地址总线、一组对应的地址选通信号和请求总线。在所述数据阶段期间，通过数据信号组来传送对应于事务处理的数据。所述数据信号组通常包括数据总线、一组对应的数据选通信号、响应总线(指示响应的类型)和总线控制信号。在一个特定的传统配置中，所述数据信号组包括大约72个信号。许多传统的配置支持四倍频(quad-pumped)事务处理，其中，仅仅在总线或系统时钟的几个周期(例如两个时钟周期)中通过总线来传送整个高速缓存线(例如对于64字节高速缓存线的8个四倍长字)。在这种传送类型期间，数据选通信号被提供来指示在数据总线上的各个四倍长字节拍的有效性，以便在每个总线时钟周期期间传送几个节拍。
在x86兼容的处理器中，所述请求阶段由两个子阶段组成请求A和请求B。在请求A子阶段期间，在所述地址信号组上放出(put out)事务处理地址和事务处理类型。在子阶段B期间，在所述地址信号组上放出与事务处理相关联的其他数据，诸如事务处理(例如向存储器的写入组合写入)的属性及其长度。
在有负荷时(例如数据读取请求)，在第一节拍A期间传送临界四倍长字(即在地址信号组上在请求A阶段期间提供其地址的四倍长字)，并且按照交错的排序协议来对于剩余的节拍B-H排序剩余的四倍长字。对于来自存储器的高速缓存线的传送，交错排序四倍长字是能够每隔一个四倍长字(或按照总线架构的任何大小的数据实体——例如双字)从替代的DRAM库获取的较老的存储器配置方案的人工产物，由此排除了通常与从同一DRAM库获取两个连续地址相关联的等待状态。虽然通过使用交错排序而在较老的DRAM设计中排除了等待状态，但是DRAM的改进已经使得系统设计者能够提供其他类型的排序，诸如如下所述的线性排序。
在数据总线上的突发传送技术的当今状态允许仅仅单个类型的传送排序。例如，一种处理器配置允许交错排序，而不同的处理器配置允许线性排序。本发明人已经观察到在大多数情况下，从数据接近性(proximity)来看，线性排序是最佳的。因此，线性排序的系统总线以最小化由于高速缓存线读取而导致的处理停止的方式来提供数据。但是，虽然线性排序在许多情况下可能是最佳的，而在其他情况下，诸如当临界四倍长字是最后的四倍长字而不是第一四倍长字时是很有害的(即引发多个流水线停止)，。从数据接近性来看，线性排序最大化了停止的数量，而交错排序可以提供优越的性能。
因此，期望提供一种协议机制，它允许作为高速缓存线读取的请求阶段的一部分动态地指定数据实体传送排序。还期望提供能够动态指定传送排序，同时保持与现有和传统的总线协议兼容的装置和方法。而且，期望提供一种用来规定可以对于高速缓存线或其他类型的传送动态指定的定制数据实体传送协议的技术。
发明内容
按照本发明的一个实施例的微处理器包括高速缓冲存储器和总线接口逻辑电路。所述总线接口逻辑电路与请求信号和数据信号连接，并且包括请求接口和响应接口。请求接口经由对于数据事务处理的请求信号而提供请求，其中所述请求指定所选择的突发顺序。响应接口按照所选择的突发顺序而将经由数据信号接收的数据存储到高速缓冲存储器。
所述请求接口可以通过在数据事务处理的请求阶段期间配置请求分组的字段来指定所选择的突发顺序。可以从几个不同的数据事务处理排序中选择所选择的突发顺序，所述几个不同的数据事务处理排序诸如交错排序、线性排序、半字节(nibble)线性排序和定制排序。微处理器可以还包括指令逻辑电路，其向总线接口逻辑电路提供指令以指定所选择的突发顺序。
请求接口可以包括指定所选择的突发顺序的请求逻辑电路和耦接到请求逻辑电路并且连接请求信号的多个请求缓冲器。在一个实施例中，所述请求逻辑电路被预先配置来在初始化期间指定所选择的突发顺序。在另一个实施例中，在初始化期间编程所述请求逻辑电路以指定所选择的突发顺序。
响应接口可以包括与数据信号连接的响应缓冲器、与响应缓冲器和高速缓冲存储器耦接的高速缓存总线、和排序逻辑电路。所述排序逻辑电路耦接到高速缓存总线，并且用于按照所选择的突发顺序将经由响应缓冲器接收的数据存储到高速缓冲存储器中。所述排序逻辑电路可以包括交错逻辑电路，按照交错排序而将数据存储到高速缓冲存储器中；线性逻辑电路，按照线性排序而将数据存储到高速缓冲存储器中；半字节线性逻辑电路，按照半字节线性排序而将数据存储到高速缓冲存储器中；和定制逻辑电路，按照定制排序而将数据存储到高速缓冲存储器中。
按照本发明的一个实施例的微处理器接口系统包括具有请求总线和数据总线的系统总线、微处理器和总线代理。微处理器包括高速缓冲存储器、请求逻辑电路和响应逻辑电路。请求逻辑电路耦接到所述请求总线，在所述请求总线上提供用于数据事务处理的指定对于所述数据事务处理的所选择的突发顺序的请求。响应逻辑电路连接到高速缓冲存储器和数据总线，并且按照所选择的突发顺序来将从数据总线接收的数据存储到高速缓冲存储器中。总线代理耦接到系统总线，接收请求，并且按照所选择的突发顺序来向数据总线上提供用于数据事务处理的数据。总线代理可以包括总线接口逻辑电路，它被配置来用于动态突发排序。请求逻辑电路可以被设计来配置请求分组的字段以指定所选择的突发顺序，并且向请求总线上提供请求分组。
按照本发明的一个实施例的一种在数据事务处理中排序数据节拍的方法包括使用所选择的突发顺序来配置对于数据事务处理的请求，在请求阶段期间将用于数据事务处理的请求提供到系统总线，在数据事务处理的对应的数据阶段期间从系统总线接收数据，以及按照所选择的突发顺序来存储数据。
所述方法可以包括配置请求分组的字段。所述方法可以包括按照交错排序、线性排序、半字节线性排序和定制排序中所选择一个来配置请求。所述方法可以包括提供用于指定所选择的突发顺序的加载指令。所述方法可以包括使用所选择的突发顺序来预先配置请求逻辑电路。所述方法可以包括按照所选择的突发顺序来在初始化时编程请求逻辑电路。所述方法可以包括按照交错排序、线性排序、半字节线性排序和定制排序中的所选择一个来存储数据。
参照下面的说明和附图，本发明的益处、特点和优点将会变得更清楚，其中图1是传统微处理器接口系统的简化方框图；图2是示出在参照图1的传统微处理器接口系统所述的数据信号组内的用于执行数据事务处理的数据阶段的信号的交互的时序图；图3是图解用于在图1的系统总线上突发传送8个数据实体0-7的交错排序协议的表的图；图4是图解按照支持动态突发排序的本发明的一个示例性实施例的REQ总线的信号的几个值和对应的请求B分组的四倍长字排序的表；图5是图解线性排序协议的表的图；图6是图解半字节线性排序协议的表的图；图7是图解示例性定制排序协议的表的图；图8是按照本发明的一个示例性实施例的包括使得微处理器能够实现动态突发排序的总线接口的微处理器的方框图；以及图9是按照本发明的一个示例性实施例的、使用图8的微处理器和被配置来支持动态突发排序的总线代理的微处理器接口系统的简化方框图。
具体实施例方式
下面的说明用于使得本领域内的普通技术人员能够建立和使用在特定应用及其要求的环境内提供的本发明。但是，对于优选实施例的各种修改对于本领域内的普通技术人员是显然的，并且在此定义的一般原理可以被应用到其他实施例。因此，本发明不意欲限于在此所示和所述的特定实施例，而是给予符合与在此公开的原理和新颖特征一致的最宽的范围。
本发明人已经注意到微处理器的高速缓存线读取事务处理的非最佳排序导致的被停止(staller)周期。因此，本发明人开发了用于动态地排序在数据传送中的事务处理节拍，同时保持与现有和传统的总线协议兼容，并且用于指定对于高速缓存线或其他类型的传送可以动态指定的定制数据实体传送协议的装置和方法，这将参照图1-9在下面进一步说明。
图1是传统微处理器接口系统100的简化方框图。所述微处理器接口系统100包括微处理器101和与系统总线105连接的总线代理103。总线代理103表示本领域内的技术人员公知的任何数量的不同类型的总线代理，诸如存储器控制器、主机/PCI(外设部件互连)桥、芯片组等。所述系统总线105包括用于执行数据事务处理的信号，其中包括双向地址总线A、双向数据总线DATA和多个控制信号。在所图解的实施例中，A总线具有被示出为A[35:3]的33个信号，DATA总线具有被示出为DATA[63:0]的64个信号，但应当了解的是，根据具体配置和结构所述地址和数据总线可以具有任何适当数量的信号。本领域内的技术人员可以了解，不需要最低有效地址信号(A[2:0])以允许传送具有四倍长字粒度的数据，这是本领域的当前状态。
所述控制信号包括差分时钟总线BCLK[1:0]；双向地址选通总线ADSTB[1:0](指示在A总线上的地址的有效性)；双向请求(REQ)总线，它具有指定所请求的事务处理类型的信号REQ[4:0](例如，存储器代码读取、存储器数据读取、存储器线写入、具有字节使能的存储器四倍长字写入)；一对数据选通总线DSTBP[3:0]和DSTBN[3:0]；双向数据总线忙信号DBSY(由在DATA总线上提供数据的实体认定)；数据就绪信号DRDY(由在通过DATA总线而传送数据的所有时钟周期期间提供数据的任何器件认定)；和响应总线RS[2:0]，它提供正在DATA总线上完成的事务处理响应的类型(例如无数据、正常数据、隐含的回写)。在图解的实施例中，RS总线具有被示出为RS[2:0]的3个信号，并且由总线代理103认定。
实际上在所有当今的微处理器中以较小变化提供了被示出的用于传统微处理器接口系统100的信号。一些处理器在同一信号组上复用地址和数据，因此提供了指示是否存在数据或地址的控制信号。其他微处理器使用不同的地址或数据总线宽度或另外命名的控制信号。而且，可以在比通过传统的微处理器接口系统100图解的那些更小的总线大小上复用地址和/或数据。重要的是注意基本上所有的处理器都提供了与总线代理通信的信号，以指示请求何种类型的事务处理、那个事务处理的参数，并且发送/接收数据。
在包括微处理器101的当今的微处理器中，可以按照“四倍频(quad-pumped)”配置在高速缓存线的基础上(例如用于64字节高速缓存线的8个四倍长字)传送数据。当传送整个高速缓存线时，使用总线时钟信号BCLK[1:0]的两个周期在高速缓存线中传送8个相关联的四倍长字。因此，在总线时钟BCLK[1:0]的每个周期期间传送四个四倍长字，于是解释了描述词“四倍频”。在这种类型的数据传送期间，提供数据选通总线DSTBP[3:0]、DSTBN[3:0]的信号以指示在数据总线上的各个四倍长字的节拍的有效性，以便在单个总线时钟期间传送4个节拍(每个“节拍”包括DATA总线的64个比特)。
图2是示出在参照图1的传统微处理器接口系统100所述的数据信号组内的用于执行数据事务处理的数据阶段的信号的交互的时序图。在许多参考文献中描述了在x86兼容的微处理器中的这样的事务处理的操作和在此命名的对应信号，其中之一是Tom Shanley的书“The Unabridged Pentium4IA32 Processor Genealogy，第一版”。为了清楚起见，控制信号的认定被示出为逻辑低电平，但是本领域内的技术人员应了解也可以通过逻辑高电平来指示认定。差分总线时钟BCLK[1:0]的周期被示出在时序图的顶部，其中，使用虚线来示出BCLK[1]，并且BCLK[1]以与BCLK
相反的极性转换。
如上所述，本领域的当前状态提供了64比特的DATA总线，它支持在总线时钟BCLK[1:0]的两个周期上在64字节的高速缓存线的数据阶段期间的传送。在64比特数据总线上的单个四倍长字(即八个字节)的传送被称为一个节拍，并且在总线时钟BCLK[1:0]的每个周期期间传送4个节拍A-D、E-H。在有负载时(即数据读取请求时)，在第一节拍A期间传送临界四倍长字(即其地址在地址信号组上的请求A阶段期间被提供的四倍长字)，并且按照交错排序协议而对于剩余的节拍B-H排序剩余的四倍长字。
图3是图解用于在系统总线105上突发传送8个数据实体0-7的交错排序协议的表300的图。用于传送来自存储器的高速缓存线的四倍长字的交错排序是能够从替代的DRAM库获取每隔一个四倍长字(或按照总线结构的任何大小的数据实体——例如双字)的较老的存储器配置方案的人为效果，由此排除了与从同一DRAM库获取两个连续地址通常相关联的等待状态。虽然通过使用交错排序排除了在较老的DRAM设计中的等待状态，但是DRAM改进使得系统设计者能够提供其他类型的排序，诸如之后将要描述的线性排序或其他排序。
在数据总线上执行突发传送的传统系统仅仅允许单个类型的传送排序。例如，一种处理器配置允许在表300中图解的交错排序。本发明人观察到在大多数情况下，从数据接近性来看线性排序是最佳的。因此，线性排序的系统总线以最小化由于高速缓存线读取而导致的处理停止的方式来传送数据。虽然线性排序在许多情况下可能是最佳的，但是在某些情况下是很有害的(即引发多个流水线停止)。例如，考虑其中四倍长字7是临界四倍长字的高速缓存线的传送。从数据接近性来看，线性排序最大化了停止的数量。对于这种情况，也许交错排序是更佳的。
因此，期望提供一种协议机制，它允许作为用于高速缓存线读取的请求阶段的一部分动态地指定数据实体传送排序。还期望提供能够动态指定传送排序，同时保持与现有和传统的总线协议兼容的装置和方法。而且，期望提供一种用来规定可以对于高速缓存线或其他类型传送的动态指定的定制数据实体传送协议的技术。按照本发明的一个实施例的总线协议适合于如上参照图1和2所述的经由REQ总线而使用请求A和请求B分组的当今的x86-兼容总线结构。而且，按照本发明的一个实施例的协议通过使用请求B分组的DSZ字段而提供突发排序的动态指定，其使用了在此所述的REQ[4:3]信号。
图4是图解按照支持动态突发排序的本发明的一个示例性实施例的REQ总线的REQ[4:3]信号的几个值和对应的请求B分组的四倍长字排序的表400。REQ总线的剩余信号REQ[2:0]作为“X”值被示出，用于指示它们是未指定的或“无关的”值。附加到所述值的“B”表示二进制值。如表400中所示，将REQ[4:3]信号设置为00B请求对应于规定的读取传送的排序是半字节线性排序，如图6的表600中所示。将REQ[4:3]信号设置为01B请求对应于规定的读取传送的排序是线性排序，如图5的表500中所示。将REQ[4:3]信号设置为11B指定对应于规定的读取传送的排序是交错的，如在表300中所示。和将REQ[4:3]信号设置为10B指定对应于规定的读取传送的排序是定制排序，诸如图7的表700中所示。响应于按照本发明的事务处理请求，以按照指定的排序方案来传送数据实体的方式来执行读取事务处理的剩余阶段。
表700图解了按照本发明的一个实施例的用于在系统总线105上突发传送8个数据实体0-7的示例性定制排序方案。本领域的技术人员应了解，按照本发明的实施例的定制排序考虑数据实体的任何可以想象到的排序，以包括特殊目的的传送，其中少于整条高速缓存线被传送，并且其中双倍地传送一个或多个实体。应当注意，所述交错、线性和半字节线性排序采用本领域技术人员所了解的特定模式。对于交错排序，在随后的排序中，交换每个四倍长字或多对四倍长字或四个四倍长字的组合的顺序。例如，对于其中第二四倍长字编号1是临界四倍长字的编号为“1”第二排序，将四倍长字1与四倍长字0交换，将四倍长字3与四倍长字2交换，等等。对于线性四倍长字排序，所述排序类似于先入先出(FIFO)队列，其中，第一个被重新排序到最后位置。因此，如果四倍长字是临界四倍长字，则四倍长字0被重新排序到最后的位置(即1-2-3-4-5-6-7-0)，并且如果四倍长字2是临界四倍长字，则将四倍长字1重新排序到最后位置(2-3-4-5-6-7-0-1)，等等。半字节线性排序类似于线性排序，除了以四个的分组来处理四倍长字。另一方面，定制排序是由设计者或由用户根据特定的实现方式而确定的任意排序。
图8是按照本发明的一个示例性实施例的包括使得微处理器800能够实现动态突发排序的总线接口逻辑电路801的微处理器800的方框图。总线接口逻辑电路801耦接到系统总线105，系统总线105包括DATA总线(信号D[63:0])和REQ总线(信号REQ[4:0])。微处理器800包括指令逻辑电路803，用于经由指令总线(INS BUS)805向总线接口逻辑电路801提供指令。微处理器800包括数据高速缓冲存储器807，它耦接到高速缓冲存储器总线809。诸如加载和存储指令的指令被从指令逻辑电路803提供到总线接口逻辑电路801。总线接口逻辑电路801经由REQ总线产生到系统总线105的对应请求，并且经由DATA总线而向/从系统总线105传送数据实体(例如四倍长字)。
在操作中，当总线接口逻辑电路801在指令总线805上接收到加载指令时，在所述指令中的字段指定对应的加载操作的突发顺序。或者，在总线接口逻辑电路801中的请求逻辑电路811在微处理器800的初始化(例如复位或加电)期间被配置为总是指定一特定的突发顺序。在另一个实施例中，在初始化期间，BIOS指令配置或编程所述请求逻辑电路811。在一个实施例中，请求逻辑电路811包括一个或多个机器特定寄存器以构建可允许的突发顺序，并且能够配置定制顺序表(例如由定制排序表700所示)。在一个实施例中，在系统总线本身上或经由诸如I2C总线等的一侧总线(未示出)，在系统初始化期间，向系统总线105或其上的总线代理发送微处理器800的配置和所提供的顺序的类型。
其后，按照上述实施例的任何一个实施例，当经由来自指令逻辑电路803的指令来指定加载操作时，请求逻辑电路811按照指定的突发顺序来配置规定事务处理请求的请求B分组的DSZ字段，并且将其提供到与请求逻辑电路811耦接的请求缓冲器813。请求缓冲器813在系统总线105的REQ总线上发送请求B分组。请求逻辑电路811和请求缓冲器813共同地形成请求接口814，请求接口814提供对于数据事务处理的请求，其中所述请求指定所选择的突发顺序。
当事务处理的数据阶段发生时，从系统总线105向微处理器800的响应缓冲器815提供在突发传送中的对应的数据实体，所述微处理器800的响应缓冲器815在外部连接DATA总线，并且在内部连接高速缓冲存储器总线809。按照事务处理类型的突发排序，四个示例性顺序处理逻辑电路元件之一经由高速缓存总线809向数据高速缓冲存储器807正确地提供所接收的数据实体。示例性处理逻辑电路元件包括交错逻辑电路817、线性逻辑电路819、半字节线性逻辑电路821和定制逻辑电路823，每个耦接到高速缓冲存储器总线809。如果指定的顺序是交错的，则交错逻辑电路817当数据实体到达数据高速缓冲存储器807时提供所述数据实体。响应缓冲器815和排序逻辑电路817、819、821和823一同形成响应接口824，它按照所选择的突发顺序将所接收的数据存储到数据高速缓冲存储器807中。如果指定的顺序是线性的，则线性逻辑电路819当数据实体到达数据高速缓冲存储器807时提供所述数据实体。如果指定的顺序是半字节线性的，则半字节线性逻辑电路821当数据实体到达数据高速缓冲存储器807时提供所述数据实体。如果指定的顺序是定制的，则定制逻辑电路823当数据实体到达数据高速缓冲存储器807时提供所述数据实体。在一个实施例中，在所述四个接收处理逻辑电路元件的每个中提供排序表。在另外一个实施例中，在总线接口逻辑电路801内指定顺序。在第三实施例中，所述顺序在机器特定寄存器(未示出)中在初始化期间被编程，并且被提供到总线接口逻辑电路801。
图9是按照本发明的一个示例性实施例的微处理器接口系统900的简化方框图。所述微处理器接口系统900类似于传统的微处理器接口系统100，除了将微处理器101替换为微处理器800，并且将总线代理103替换为总线代理900。系统总线105被包括用于将微处理器800与总线代理900相连接。按照本发明的一个示例性实施例，微处理器800包括总线接口逻辑电路801，它使得微处理器800能够实现动态突发排序。按照本发明的一个示例性实施例，总线代理900包括总线接口逻辑电路901，它使得总线代理900能够实现动态突发排序。总线接口逻辑电路901被配置为与总线接口逻辑电路801兼容，以经由在前述的REQ总线上提供的请求B分组而提供按照由总线接口逻辑电路801指定的突发排序而排序的在DATA总线上的四倍长字。
按照本发明的一个实施例的用于在数据传送中排序事务处理节拍的装置和方法特别有益于嵌入应用，因为定制突发传送顺序可以被配置并动态地使用来优化在嵌入处理器上执行的特定应用的高速缓存线填充。本发明还提供了对于操作系统的优点，由此可以执行特定的公知应用，以便以由于高速缓存线传送而导致的最小停止来执行突发传送。
虽然已经参照一些较佳的特定型式而相当详细地说明了本发明，但是其他的型式和变换也是可能和可以考虑的。本领域的技术人员应当了解，它们可以在不脱离由所附的权利要求限定的本发明的精神和范围的前提下容易地使用所公开的构思和具体实施例来作为设计或修改用于执行本发明的相同目的的其他结构的基础。
本要求2005年7月19日提交的第60/700692号的美国临时申请，以及於2006年4月18日提交的第11/379166号美国正式申请案的权益，在此将其作为参考而引用。
本申请涉及下面的共同待审的美国专利申请，它们都具有共同的受让者和共同的发明人。
序号提交日期发明名称11/364704 2/28/2006 用于稀疏线写入事务处理的装置和方法11/363826 2/28/2006 用于使能可变宽度数据传送的微处理器装置和方法11/369896 3/7/2006用于四倍频地址总线的装置和方法11/374663 3/13/2006 灵活宽度数据协议
权利要求
1.一种微处理器，包括高速缓冲存储器；以及总线接口逻辑电路，与请求信号和数据信号连接，包括请求接口，经由用于数据事务处理的请求信号而提供请求，其中所述请求指定所选择的突发顺序；响应接口，耦接到所述高速缓冲存储器，所述响应接口按照所述所选择的突发顺序而将经由所述数据信号接收的数据存储到所述高速缓冲存储器中。
2.按照权利要求1的微处理器，其中所述请求接口通过在所述数据事务处理的请求阶段期间配置请求分组的字段来指定所述所选择的突发顺序。
3.按照权利要求1的微处理器，其中从交错排序、线性排序、半字节线性排序和定制排序选择所述所选择的突发顺序。
4.按照权利要求1的微处理器，还包括指令逻辑电路，向所述总线接口逻辑电路提供指令以指定所述所选择的突发顺序。
5.按照权利要求1的微处理器，其中所述请求接口包括指定所述所选择的突发顺序的请求逻辑电路和耦接到所述请求逻辑电路并且连接所述请求信号的请求缓冲器。
6.按照权利要求5的微处理器，其中包括如下两者之一所述请求逻辑电路被预先配置来在初始化期间指定所述所选择的突发顺序；在初始化期间编程所述请求逻辑电路以指定所述所选择的突发顺序。
7.按照权利要求1的微处理器，其中所述响应接口包括与所述数据信号连接的响应缓冲器；与所述响应缓冲器和所述高速缓冲存储器耦接的高速缓存线；以及排序逻辑电路，耦接到所述高速缓存总线，按照所述所选择的突发顺序而向所述高速缓冲存储器中存储经由所述响应缓冲器而接收的数据。
8.按照权利要求7的微处理器，其中所述排序逻辑电路包括交错逻辑电路，按照交错排序而将数据存储到所述高速缓冲存储器中；线性逻辑电路，按照线性排序而将数据存储到所述高速缓冲存储器中；半字节线性逻辑电路，按照半字节线性排序而将数据存储到所述高速缓冲存储器中；以及定制逻辑电路，按照定制排序而将数据存储到所述高速缓冲存储器中。
9.一种微处理器接口系统，包括系统总线，包括请求总线和数据总线；微处理器，包括高速缓冲存储器；请求逻辑电路，连接到所述请求总线，在所述请求总线上提供用于数据事务处理的指定对于所述数据事务处理的所选择的突发顺序的请求；以及响应逻辑电路，连接到所述高速缓冲存储器和所述数据总线，按照所述所选择的突发顺序来将从所述数据总线接收的数据存储到所述高速缓冲存储器中；以及总线代理，耦接到所述系统总线，所述总线代理接收所述请求，按照所述所选择的突发顺序将用于所述数据事务处理的所述数据提供到所述数据总线上。
10.按照权利要求9的微处理器接口系统，其中所述总线代理包括被配置来用于动态突发排序的总线接口逻辑电路。
11.按照权利要求9的微处理器接口系统，其中所述请求逻辑电路配置请求分组的字段以指定所述所选择的突发顺序并将所述请求分组提供到所述请求总线上。
12.按照权利要求9的微处理器接口系统，其中所述所选择的突发顺序是在交错顺序、线性顺序、半字节线性顺序和定制顺序中选择的一个。
13.一种在数据事务处理中排序数据节拍的方法，包括使用所选择的突发顺序来配置对于数据事务处理的请求；在请求阶段期间将用于数据事务处理的请求提供到系统总线上；在数据事务处理的对应的数据阶段期间从系统总线接收数据；以及按照所选择的突发顺序来存储数据。
14.按照权利要求13的方法，其中所述使用所选择的突发顺序来配置用于数据事务处理的请求包括如下两者之一配置请求分组的字段；按照在交错顺序、线性顺序、半字节线性顺序和定制顺序中选择的一个来配置请求。
15.按照权利要求13的方法，还包括如下三者之一提供加载指令，其指定所选择的突发顺序；使用所选择的突发顺序来预先配置请求逻辑电路；按照所选择的突发顺序来在初始化时编程请求逻辑电路。
16.按照权利要求13的方法，其中所述按照所选择的突发顺序存储数据包括按照在交错顺序、线性顺序、半字节线性顺序和定制顺序中选择的一个来存储数据。
全文摘要
一种微处理器，包括高速缓冲存储器和总线接口逻辑电路。所述总线接口逻辑电路与请求信号和数据信号连接，并且包括请求接口和响应接口。请求接口经由用于数据事务处理的请求信号而提供请求，其中所述请求指定所选择的突发顺序。响应接口按照所选择的突发顺序而将经由数据信号接收的数据存储到高速缓冲存储器。所述请求接口可以通过在数据事务处理的请求阶段期间配置请求分组的字段来指定所选择的突发顺序。可以从几个不同的数据事务处理排序中选择所选择的突发顺序，所述几个不同的数据事务处理排序包括交错排序、线性排序、半字节线性排序和定制排序。所述微处理器可以还包括指令逻辑电路，它向总线接口逻辑电路提供指令以指定所选择的突发顺序。
文档编号G06F13/36GK1892633SQ200610105948
公开日2007年1月10日 申请日期2006年7月19日 优先权日2005年7月19日
发明者达赖厄斯·D·嘉斯金斯 申请人:威盛电子股份有限公司