控制数据处理设备中的功率消耗的制作方法

专利名称：控制数据处理设备中的功率消耗的制作方法
技术领域：
本发明涉及用于控制数据处理设备中的功率消耗的技术。
背景技术：
大家知道提供了具有能够通过通信路径相互通信的逻辑件的数据 处理设备。在逻辑件之间的通信是经由传输进行的，所述传输可以是从 一个逻辑件(此处称为发起者逻辑件)发出经由通信路径到另一个逻辑
件(此处称为接收者逻辑件)。通常，数据处理设备将包括将多个逻辑件， 各个逻辑件或许能够用作用于某些传输的发起者逻辑件和用于其它传 输的接收者逻辑件。在这样的数据处理设备中，大家知道提供了用于在 各种逻辑件之间提供所需通信路径的总线逻辑。这样的总线逻辑的 一 个 例子是互连电路，该互连电路提供多个连接，通过该连接能够在特定的 发起者逻辑件与特定的接收者逻辑件之间建立通信路径。
随着数据处理设备复杂性增加，数据处理设备内提供的逻辑件的数 目也增加，这增加了总线逻辑的复杂性。典型地，总线逻辑可以提供更 大数目的用于在连接到总线 逻辑的各种逻辑件之间路由传输的路径，而 且由于通常希望把这样的数据处理设备保持得尽可能小，所以被放置在 数据处理设备内以形成这些路径的物理导体变得越来越薄。典型地，路 径由诸如铜之类的金属制成，在最近的设计中，各个导线变得如此薄， 以致于沿这些线的电阻成为问题。特别是，随着电阻和电容增大，信号 沿路径传播所花费的时间就增加，从而降低了数据处理设备的性能。
为了寻求解决这个问题，大家知道，在各个通信路径内提供了用来
帮助加速信号沿通信路径的传播的緩冲器电路(buffer circuit)。特别是， 通过使用这样的緩冲器电路，各个通信路径被分割成较小的区段 (section)，并在信号沿通信路径从一个区段传播到另一区段时，使用 緩冲器电路来放大该信号。结果，这改善了信号沿通信路径传播的速度。 然而，这样的緩存电路的引入引起了新的问题，即，由于在緩冲器 电路内的泄漏电流、最显著是在形成緩沖器电路的各个晶体管内在基底(substrate)和栅极泄漏电流而造成的功率消耗的增加。在某些实现方 式中，功率消耗是非常重要的问题，而且在这样的实现方式中，显然希 望寻求降低这样的泄漏电流的影响。
为了寻求降低这样的泄漏电流，已开发了许多已知的技术。例如， Proceedings of the Design, Automation and Test in Europe Conference and Exhibition (Date 2005). pp.230-231中的Yuh國Fang Tsai等人的文章 "Leakage-Aware Interconnect for On-chip Network，，,描述了多个防泄漏 (leakage-aware)互连设计，其中使用高阈值电压与标称阈值电压晶体 管的混合体来形成緩冲器，这产生了具有较小的泄漏电流的緩冲器设 计。为了进一步降低泄漏电流，这篇文章描述了特殊睡眠信号的使用， 该特殊睡眠信号在待机模式下把到緩冲器电路的输入下拉到低电压电 平，发现这可以进一步降低泄漏电流。
ICCD 2004, pp.138-143中的Saumil Shah等人的文章,"A New Threshold Voltage Assignment Scheme for Runtime Leakage Reduction in On-Chip Repeaters",也描述了使用混合的阈值电压晶体管来降低緩冲器 (在该文章中被称为"中继器")中的泄漏功率消耗。
ISCAS 2005中的Arkadiy Morgenshtein等人的文章"low-Leakage Repeaters for NoC Interconnects",描述了用于芯片上网络 (Network-on-Chip, NoC)互连的緩冲器电路的若干泄漏降低技术。再次描 述了混合的阈值电压设计，其中，緩冲器中的某些晶体管具有低阈值电 压且某些具有高阈值电压。所描述的设计采用与每个緩冲器电路相关联 的头部(header)和尾部(footer)睡眠晶体管(或从一个緩冲器电路到下一个 緩冲器电路在头部睡眠晶体管与足部睡眠晶体管之间交替)，它们被时钟 信号驱动，使各个緩冲器电路能够接通或关断，由此降低泄漏电流。
虽然这样的方案能够在某些类型的系统中产生功率消耗节省，例如 其中部件以常规且结构化方式布置而时钟信号路径布置成紧靠近有效 负荷数据路径的系统，但该方案的有效性最终受限于时钟信号的分布和 其中时钟信号针对系统的特定块能够被选通的粒度。例如，緩冲器电路 实际上不保持状态，因此不需要被时钟触发。结果，在许多系统中，极 其可能的是不将适合的时钟信号提供在物理上靠近緩冲器电路的位置， 并且需要对布局设计的显著适配以便利把时钟信号路由到那些緩冲器 电路。另外，如果时钟信号要被用来接通和关断緩冲器电路，则典型地需要额外的时钟緩冲。此外，典型地使用任何单独的时钟信号来控制系 统内的特定部件块，因此，不可能使用该时钟信号来只控制系统内的特 定通信路径。因此，只能达到相对较粗的控制粒度。
因此，希望提供用于降低由于数据处理设备的通信路径内所提供的 緩沖器电路内泄漏电流而造成的功率消耗的改进技术。

发明内容
从第一方面来看，本发明提供了一种数据处理设备，其包括多个
逻辑件，至少一个逻辑件是用于发起传输的发起者逻辑件，且至少一个
逻辑件是用于接收传输的接收者逻辑件；通信路径，将发起者逻辑件与
接收者逻辑件耦合，传输的对象有效负荷数据通过通信路径从发起者逻
辑件被传递到接收者逻辑件；所述通信路径具有设置在其中的至少一个 緩冲器电路，用于沿通信路径至少传播该有效负荷数据；以及功率控制 电路，与所述至少一个緩冲器电路相关联，可响应于指示通信路径上的 有效负荷数据是否有效的控制信号，，当控制信号指示有效负荷数据无 效时，致使该相关联的至少一个緩冲器电路进入功率节省状态，所述控 制信号源自与该传输相关联的至少一个预先存在的信号。
依照本发明，提供了一种功率控制电路，其接收源自与传输相关联 的至少一个预先存在的信号的控制信号。所述预先存在的信号的使用避 免了对为功率控制电路生成单独的专用控制信号的需要，并由此避免了 在生成和路由这样的专用信号中可能涉及的额外复杂性。此外，由于所 使用的预先存在的信号是与传输相关联的信号，所以它能够具体用来达 到借以传递该传输的有效负荷数据的通信路径内的功率控制。特别是， 依照本发明，如果控制信号指示有效负荷无效，则功率控制电路致使通 信路径中的该至少 一个緩冲器电路进入功率节省状态。
因此，通过从与传输相关联的预先存在的信号得到控制信号，可以 达到精细的控制粒度，原因在于对于每个通信路径，能够独立地指定控 制信号的值。此外，由于所使用的预先存在的信号与传输相关联，所以 典型地将在物理上与该传输的实际的有效负荷数据极接近的区域，路由 它。因此与使用诸如时钟信号之类的系统范围的(system-wide)信号相 比，路由复杂性被降低。使用时钟信号的另一个缺点(经本发明被减轻) 是如果要使用时钟信号来控制功率，则需要时钟信号的额外緩冲，由于
7该额外时钟緩冲逻辑造成泄漏功率损失，所以这会部分地^fe销任何功率 节省。结果，本发明的方案是更灵活和有效的方案，原因在于它能够在 数据处理设备的各种不同设计中使用。
在 一个实施例中，通信路径具有多个沿通信路径串行布置的緩冲器 电路，而且控制信号沿着具有与每个緩冲器电路相结合地设置于其中的 緩冲器件的路径予以传递，由此，将每个緩冲器电路进入或退出功率节 省状态的时间相对于其它的所述緩冲器电路而交错。这样的方案当退出 功率节省状态时特别有用，因为它固有地平滑掉电源接通浪涌，如果每 个緩冲器电路在完全相同的时间退出功率节省状态，则可以另外观察到 该电源接通浪涌。
用来緩冲控制信号的緩冲器件可以被永久地供电。然而，可替换地， 每个这样的緩冲器件可以设置在相关联的緩冲器电路内，并因此而可以 在控制信号指示有效负荷数据无效时经受功率节省状态。这样的方案将 引起泄漏电流的进一步降低，原因在于当进入功率节省状态时在緩冲器 件内可能另外观察到的泄漏电流被降低。当退出功率节省状态时，不但 由于沿通过每个緩沖器件的路径传播控制信号中的延迟，而且也由于当 退出功率节省状态时接通每个緩冲器件所用的时间的原因，每个緩沖器 电路的接通时间的交错被进一步展开。因此，根据泄漏电流的总降低量 与当退出功率节省状态时的接通速度之间要采取的平衡，能够决定是将 緩冲器电路内的控制信号緩冲器件设置为经受功率控制电路所实现的 功率节省状态，，还是作为替代不使那些緩冲器件经受这样的功率节省
状态而是使其永久地处于接通状态。
功率控制电路可以以各种方式来布置。然而，在一个实施例中，为 每个緩冲器电路提供单独在功率控制电路。在典型的实现方式中，用来
承载有效负荷数据的通信路径可以具有许多位的宽度，例如32位通信 路径，而且在这样的实例中，相关联的緩冲器电路典型地将包括用于通 信路径宽度范围内的每个位的单独的物理緩冲器，每个这样的緩冲器典 型地包括多个晶体管。结果，功率控制电路内的逻辑需要相对较大，以 使得当相关联的緩冲器电路被加电时，功率控制电路能够向緩冲器电路 内的所有各个緩冲器提供必要的功率。结果，在这样的实现方式中，可 以优选地为每个緩冲器电路提供单独的功率控制电路，而不是在多个緩 冲器电路之间共享特定的功率控制电路。在一个实施例中，将每个緩冲器件设置在相关联的功率控制电路 内。在这样的实施例中，能够限定包括功率控制电路的单元，所述功率 控制电路用于特定的緩冲器电路及用来緩冲控制信号的相关联的緩冲 器件。。当控制信号事实上由与传输相关联的特定预先存在的信号来直 接提供时，这样的方案提供了很大的灵活性，因为在设计的布局阶段， 能够决定是仅仅提供用来在沿着通信路径路由预先存在的信号时緩冲 该信号的标准緩冲器件，还是作为替代使用上述的一个单元，该单元包 括緩沖器件，但另外包括促进功率节省状态供相关緩冲器电路使用所需 的功率控制电路。如果特定緩冲器电路而言希望使用功率节省状态，则 将使用新的单元，并且如果对于特定的緩冲器电路来说，不需要功率节 省，则可以代之以使用标准緩冲器件。
控制信号可以采用各种各样的形式。例如，它可以源自与传输相关 联的多个预先存在的信号。然而，在一个实施例中，控制信号是与传输 相关联的预先存在的有效信号并当有效负荷数据有效时由发起者逻辑 件断言。在一个特定实施例中， 一旦断言了有效信号，发起逻辑件就可 保持所断言的有效信号，直到来自接收者逻辑件的信号的接收致使握手 发生。因此，在这样的实施例中有效信号作为控制信号的使用是特别有 利的，原因在于当断言了有效信号时，通信路径内的各緩冲器电路可以 以交错的方式可靠地退出功率节省状态，在发生传输之前，它们不必回 到功率节省状态，在这方面是安全的。
从接收者逻辑件接收到的信号可以采取各种各样的形式。在 一 个实 施例中，来自接收者逻辑件的信号是当接收者逻辑件可用来接收有效负 荷数据时由接收者逻辑件断言的就绪信号，接收者逻辑件被布置成使得 一旦断言了就绪信号，它将不被取消断言，直至已经接收到有效负荷数 据为止，如由功率控制电路接收的有效信号正经就绪信号验证，使得仅 在有效信号指示有效负荷数据有效且就绪信号指示接收者逻辑件可用 来接收有效负荷数据时才退出功率节省状态。因此，如果能够将就绪信 号布置为继续被断言，直至已经接收到有效负荷数据为止，则用这样的 就绪信号来验证有效信号，降低了退出功率节省状态的时间量。
使用有效和就绪信号的一个总线协议是由英国剑桥的ARM Limited 开发的AXI(高级可扩展接口)协议，它要求当它希望发起传输时发起者 逻辑件就发出有效信号，并且当被接收者逻辑件断言了就绪信号时这个有效信号保持稳定直至发生的握手完成为止。虽然存在对有效信号保持 稳定直至握手完成为止(符合该需求的有效信号有时称为"黏性"有效信 号)的需求，但就绪信号并不限制于这种方式。作为替代，在一般情况下，
言和解除二言、。事实上，某，些接收者逻辑件在它二发出就;者信号之前甚 至可以等待有效信号被断言。因此，用于降低从功率节省状态退出的时 间的上述过程或许不能在所有情况下都能够使用。然而，在某些情况下， 可能对特定的接收者逻辑件设置约束条件，使得一旦它已经断言了就绪 信号，它就将继续断言该就绪信号直到它接收到有效负荷数据为止(具有 这种特性的就绪信号在这里也称为"黏性"就绪信号)。事实上，在为本申
请的申请人所有的美国专利申请10/862,812(其内容在此引用以供参考)， 中描述了 一种能够临时存储传输的传输数据的存储件，而且该存储件将 被布置为它确实使用黏性就绪信号。因此，在由这样的存储件来提供接 收者逻辑件的情况下，则用这样的就绪信号对有效信号进行验证会？ 1起 进一步的功率节省。特别是，在这样的情况下，将只需要在每次传输的 单个时钟周期内退出功率节省状态。
功率控制电路能够采取各种各样的形式。然而，在一个实施例中， 功率控制电路包括位于至少一个緩冲器电路与该至少一个緩冲器电路 的电源之间的一个或多个头部晶体管。典型地，这样的头部晶体管将大 于緩冲器电路内使用的晶体管，以便确保那些头部晶体管能够在緩冲器 电路不处于功率节省状态时提供接通在緩冲器电路内的各晶体管所需 的功率。而且，这样的头部晶体管典型地具有相对较高的阔值电压以降
低来自那些头部晶体管的泄漏电流。
在一个实施例中，数据处理设备具有流水线结构，而且通信路径设 置在可净支有效负荷数据在单个时钟周期内越过的流水线级内，控制信号 在其相关联的有效负荷数据之前一个周期被传播，由此所述至少一个緩 沖器电路在有效负荷数据到达緩冲器电路的时间之前进入或退出功率 节省状态。因此，在等待时间是关键问题的情况下，这样的方案能够被 用来通过确保沿通信路径的每个緩冲器电路在有效负荷数据到达该緩 冲器电路的时间之前退出功率节省状态而降低退出功率节省状态中的 等待时间。
在一个实施例中，提供了单个功率节省状态，即，功率控制电路致使加到緩沖器电路的电源被移除的状态，由此致使緩冲器电路节点漂移 到地电位。在这种状态下，存在最小限度基底和栅极泄漏电流。然而， 在可替换实施例中，可以提供一个以上的可能的功率节省状态。特别是， 在一个实施例中，当控制信号指示有效负荷数据无效时，功率控制电路 可用来基于至少一个另外的控制信号来选择相关联的至少一个緩冲器 电路要进入的多个可用功率节省状态之一 。这样的方法因此需要将附加 控制信号路由到每个功率控制电路，但确实提供了关于功率节省状态的 选择的超灵活性。
在一个实施例中，功率控制电路还可用来接收禁用(override )信号， 该禁用信号在被设置时致使功率节省状态被禁止。因此，通过这样的方
案，如需要时和当需要时，功率控制电路的操作能够通过禁用信号被有 效地禁用。在现代数据处理设备中，正采用智能能量管理(IEM)技术， 它使得在设备内电压供给和/或时钟信号的频率能够被改变以便达到良 好的能量消耗。在这样的实施例中，IEM电路可^:使用来在它感觉不适 合于使用功率节省状态的某些情况下生成禁用信号。
在一个实施例中，功率控制电路包括多个并行布置的晶体管，当控 制信号指示有效负荷数据无效时，所有的所述晶体管被关断，以便断开
緩冲器电路与电源的连接，由此使得緩冲器电路进入功率节省状态，除 非设定了至少一个另外的控制信号，在这种情况下晶体管子集^皮接通， 由此使得緩冲器电路进入保持功率节省状态。因此，作为全功率关闭工 作模式的替代，在緩冲器电路节点上的电压可能下降但能够保持在特定 的逻辑阔值以上的情况下能够使用保持工作模式。在某些情况下，这会 导致较小的能量浪费和/或电源尖峰，如果功率节省状态的持续时间相对 较短的话。因此，在某些这样的实施例中，在相对较短的时间段内使用 保持功率节省状态、而且如果在其间没有退出功率节省状态则此后进入
全功率关闭状态可能是适合的。与禁用信号的情况一样，IEM控制逻辑
;言号。'、'、一 、'B、、、、
发起者逻辑件和接收者逻辑件能够采用各种各样的形式。事实上， 对于某些传输，发起者逻辑件可以是主设备，而接收者逻辑件是从设备； 而对于其它传输，发起者逻辑件可以是从设备，而接收者逻辑件是主设 备。此外，发起者逻辑件的任一个和二者可以是被使用来在有效负荷数据在主设备与从设备之间转输期间至少临时存储有效负荷数据的存储 单元。特别是，在其中在主设备与从设备之间的路径具有这样的长度以 使得它不能在单个时钟周期内被越过的情况下，存储件能够被放置在该 路径内，以便把路径分成多个能在单个时钟周期内被越过的通信路径。
在发起者逻辑件与接收者逻辑件之间的通信路径能够采取各种形 式。例如，它可以是在特定的发起者逻辑件与特定的接收者逻辑件之间 的专用点对点链路。然而，在一个实施例中，将通信路径设置在互连逻 辑内，该互连逻辑被用来提供用于互连多个逻辑件的多个路径。
从第二方面来看，本发明提供了可用来互连多个逻辑件以使数据传
输能够发生的总线逻辑，至少一个逻辑件是用于发起传输的发起者逻辑 件，且至少一个逻辑件是用于接收传输的接收者逻辑件，所述总线逻辑
包括通信路径，其将发起者逻辑件与接收者逻辑件耦合，有效负荷数 据、传输的对象通过通信路径从发起者逻辑件被传递到接收者逻辑件； 通信路径内的至少 一个緩冲器电路，用于沿通信路径至少传播有效负荷 数据；以及与所述至少一个緩冲器电路相关联的功率控制电路，可响应 于可指示通信路径上的有效负荷数据是否有效的控制信号，当控制信号 指示有效负荷数据无效时，致使相关联的至少 一个緩冲器电路进入功率 节省状态，所述控制信号源自与传输相关联的至少一个预先存在的信
从第三方面来看，本发明提供了 一种控制具有多个逻辑件的数据处 理设备内的功率消耗的方法，至少一个逻辑件是用于发起传输的发起者 逻辑件，且至少一个逻辑件是用于接收传输的接收者逻辑件，该方法包 括步骤把有效负荷数据，传输的对象通过通信路径从发起者逻辑件传 递到接收者逻辑件；使用设置在通信路径内的至少 一个緩沖器电路沿通 信路径至少传播有效负荷数据；以及响应于指示通信路径上的有效负荷 数据是否有效的控制信号，当控制信号指示有效负荷数据无效时，致使 相关联的至少一个緩冲器电路进入功率节省状态，所述控制信号源自与 传输相关联的至少 一个预先存在的信号。


将参照在附图中图示的本发明的实施例、仅以举例的方式来将进一 步描述本发明，其中图1是图示在数据处理设备内的总线互连块的使用的框图2是图示依照本发明的一个实施例的、在通过图1的互连块所提 供的通信路径内緩冲器电路的构造(provision)的框图3是图示依照本发明的一个实施例的、与通信路径的緩冲器电路 相关联的功率控制电路的构造的示图4是图示依照本发明的可替换实施例的、与通信路径的緩冲器电 路相关联的功率控制电路的构造的图5是概略地图示依照本发明的一个实施例的、图3的功率控制电 路的可替换实施例的示图；以及
图6是概略地图示在本发明的 一 个实施例中有效信号如何被由形成 在通信路径内的接收者逻辑件的存储单元发出的就绪信号验证的框图。
具体实施例方式
为了描述本发明的实施例，把发起者逻辑件与接收者逻辑件耦合的 通信路径被视为被提供在数据处理设备的互连块内，所述互连块被用来 互连多个主设备和从设备。图1图示了这样的数据处理设备的特定示例。
图1图示了以晶片系统(System-on-Chip, SoC)形式的数据处理设备， 其可以在诸如个人备忘录、移动电话、电视机机顶盒等设备内使用。SoC 设计100具有多个通过总线布置而互连的逻辑件120、 130、 140、 160、 170、 180。这些总线的实际互连在互连块或电路150内规定。互连块150 包括路径矩阵，它提供SoC100内的多个总线主设备与总线从设备的互 联。因此，每个主设备120、 130、 140可以分别连接到相应的总线125、 135、 145,而每个从设备160、 170、 180也可以分别连接到相应的总线 165、 175、 185，互连块150限定这些各总线如何互连。
典型地，互连各单元的总线将依照规定的总线协议工作，因此，例 如可以依照由英国剑桥的ARM Limited开发的"高级微控制器总线结构 "(Advanced Microcontroller Bus Architecture, A固A)4支术Ma范来工作。
因此，将认识到互连块150将描述各主设备与从设备之间的互连的 复杂布置。此复杂布置可以包括多个单向信息通道。在一个或多个这些 通道内，可以存在多个路径之间所共享的连接，而且对于该连接，互连 块需要执行调停以便确保在任何时间点，在这样的共享连接上只路由一 个传输的数据。为了寻求满足对总线互连块的选择特性的需求，诸如定时特性的改 进，可以在互连块内插入一个或多个存储单元(在这里也称为寄存器片
(register slice ))。在给定信息通道下，寄存器片能够被用来在通道内 在每个信息信号的源与目的地之间插入寄存器。
在诸如参照图l所描述的那样的系统内，能够看到互连逻辑耦合多 个主设备与从设备，使得事务能够被执行。每个事务包含从主设备到从 设备的地址传输(经由任何介入寄存器片)，以及该主设备与该从设备之 间的一个或多个数据传输(再次经由任何介入寄存器片)。对于写事务， 这些数据传输将从主设备传递到从设备(在某些实现方式中，还将有从从 设备到主设备的写响应(write response )传输)，而对于读事务，这些数 据传输将从从设备传递到主设备。
互连逻辑提供用于耦合各主设备与从设备的多个连接路径，而且经 由那些连接路径来路由各种传输的方式将取决于在互连逻辑内采用的 总线协议。 一种已知的总线协议类型是非分割事务协议，诸如在具有依 照由英国剑桥的ARM Limited开发的AHB总线协议设计的AHB总线的 数据处理设备内所采用的。依照这样的非分割事务协议，在事务的地址 传输与该事务的以后的一个或多个数据传输之间存在固定的时序关系。 特别是，数据传输开始于传输地址的周期之后的周期。
由于需要支持大量的主设备与从设备的互连，所以互连逻辑复杂性 增加，于是开发了另一种类型的总线协议，被称为分割事务协议。依照 这样的分割事务协议，在互连逻辑内的多个连接路径提供至少一个用于 载送地址传输的地址通道，和至少一个用于载送数据传输的数据通道。 这样的分割事务协议的例子是由英国剑桥的ARM Limited开发的 AXI(Advanced extensible Interface,高级可扩展接口)协议。AXI协议提 供多个在其上能够传输信息和数据的通道，这些通道包括用于载送读事
务的地址传输的读地址通道、用于载送写事务的地址传输的写地址通 道、用于载送写事务的数据传输的写数据通道、用于载送读事务的数据 传输的读数据通道和用于在写事务结束时返回事务状态信息到主设备 的写响应通道，这样的事务状态信息例如指示事务是否成功地完成，或 是否出现错误等等。与使用非分割事务协议的类似系统相比，这样的分 割事务协议的使用能够提高系统的性能。
虽然本发明的实施例可适用于各种不同的总线协议，但为了描述本发明的特定实施例的目的，将假设图1的互连逻辑使用上述的AXI协议。 随着由于要支持的主设备与从设备的数目的增加而引起的互连逻 辑复杂性的增加，并给定保持设备尽可能小的总体希望，提供互连逻辑 内的各连接路径的实际物理线变得越来越薄。这导致沿这些路径观察到 的电阻和电容的增加，这具有减慢信号沿那些路径传输的速度的效果。 如前所述，緩沖器电路能够被引入到那些路径，以便放大在沿路径的各 个点处的信号，结果是，增加信号传输的速度。然而，这些緩冲器电路 能够引起不希望的泄漏电流，该泄露电流有害地影响设备的功率消耗。 依照本发明的实施例，提供了与每个这样的緩冲器电路相关联的功率控 制电路，以便寻求降低泄漏电流。
图2是概略地图示了从主设备200经由介入寄存器片230到从设备 250的连接路径的图。因此能够看出连接路径包含两个通信路径，在主 设备200与寄存器片230之间的第一通信路径260,和在寄存器片230 与从设备250之间的第二通信路径270。在图2所示的例子中，第一通 信路径260具有设置在其中的两个緩冲器电路205、 215,且第二通信路 径270具有设置在其中的单个緩冲器电路235。依照本发明的实施例， 每个緩冲器电路205、 215、 235具有与其相关联的功率控制电路210、 220、 240，它们接收控制信号以作为输入，该控制信号源自与在通信路 径上出现的传输相关联的至少一个预先存在的信号。
在图2所示的例子中，假设传输是正在从主设备200传递到从设备 250，因此，可以是通过写地址通道的写地址传输、通过写数据通道的 数据传输、或通过读地址通道的读地址传输。每个通道具有用来协调数 据的传输的一对握手信号，该握手信号被称为就绪和有效信号。当发送 器已经把有效的有效负荷(payload )数据驱动到信道有效负荷信号上时， 就断言(assert)所述有效信号。典型地，这个有效负荷数据将包含连同 例如在识别传输的类型中使用的某控制信息一起传输的实际数据(例如， 地址通道上的地址，或分别在写/读通道上的写/读数据)。当接收器准备 好接收有效负荷数据时，就断言就绪信号。当断言该有效和就绪信号在 相同时钟周期中时，发生握手。AXI协议要求一旦已经断言了有效信号， 它在握手发生之前就不能^皮解除断言(de-assert)。
依照本发明的这样的实施例，；故用作功率控制电i 各210、 220、 240 的输入的控制信号是由发送器断言的有效信号。因此，图2中的功率控
15制电路210、 220接收由主设备200输出的有效信号，该有效信号当被 断言时将指示主设备200正在输出有效的有效负荷数据。类似地，图2 中的功率控制电路240将接收由寄存器片230发出的有效信号，当寄存 器片输出有效的有效负荷数据时该有效信号将被断言。
图3是概略地图示依照本发明的一个实施例的、可以在通信路径内 使用的緩沖器电路及相关联的功率控制电路的示图。在图3中，示出了 形成通信路径的各个位线，且通信路径的有效负荷部分典型地将由多条 位线组成，其中的三条位线在图3中示出。每个緩冲器电路将包含针对 每个位线的单独的緩冲器，因此，笫一緩冲器电路由緩冲器345、 300、 305、 310组成，第二緩冲器电路由緩冲器350、 315、 320、 325组成， 且另外的緩冲器电路由緩冲器355、 330、 335、 340组成。在本实施例 中，将注意到还通过緩冲器345、 350、 355的使用，经由每个緩冲器电 路沿着通信路径来传播有效信号。
依照本发明的本实施例，还提供了与每个緩冲器电路相关联的功率 控制单元，在本实施例中该功率控制单元包括使得相关联的緩冲器电路 能够置为功率节省状态的逻辑，包括用来緩冲有效信号的緩冲器件。因 此，考虑到由緩冲器345、 300、 305、 310形成的第一緩冲器电路，而 提供了功率控制单元(cell) 360,它包括緩冲器件345，以及用于执行 所需功率控制功能的反相器365和头部(header)晶体管370。头部晶 体管370是高阔值电压和高驱动(即，大的)头部晶体管，它当一皮接通时 将提供足够的功率来驱动在相关联的緩冲器电路的各个緩冲器件345、 300、 305、 310中的所有晶体管。
将认识到当有效信号处于低电压电平(指示有效负荷数据无效) 时，反相器365将使得逻辑1电平被施加于头部晶体管370，它将关断 该头部晶体管，从而使緩冲器电路的緩冲器件345、 300、 305、 310与 它们的电源电压VDD断耦合。结果，各个緩冲器件的节点漂移到地电 位，没有进一步功率消耗，在这种状态下，有最小限度的基底和栅极泄 漏。
当有效信号被断言为在逻辑1电平时，指示有效负荷数据有效，则 反相器365将使得逻辑0电平被施加于头部晶体管370，从而使得头部 晶体管接通。在这种状态下，头部晶体管370提供到VDD的低阻连接， 于是緩冲器电路的各个緩冲器件345、 300、 305、 310正常工作，引起有效信号和相关联的有效负荷数据在通信路径上传播。
如前所述，头部晶体管370必须大得足以在不饱和的情况下为緩冲 器提供所有的功率。通过为沿通道的通信路径的每个单独的緩冲器电路
使用单独的头部晶体管，头部晶体管的尺寸在图3的实施例中被缩减。 因此，由反相器375和头部晶体管380连同相关联的緩冲器件350形成 了第二功率控制单元，且由反相器385和头部晶体管390及相关联的緩 冲器件355形成了另外的功率控制单元。
为每个緩沖器电路使用单独的功率控制电路具有降低功率浪涌 (power surge )的好处，否则当头部晶体管导通时功率浪涌会发生。特 别是，如从图3将看出，当断言了有效信号时，头部晶体管380将不被 接通直到在头部晶体管370已经接通，以及相关联的緩冲器件345于是 已经驱动来自其输出的有效信号。同样地，头部晶体管390不^皮接通直 到与前面的緩冲器电路相关联的头部晶体管已经被接通，以及有效信号 已经从緩冲器电路的緩冲器件被传播。这个延迟因此致使沿着通道顺次 地施加功率，通过通道延迟散布功率浪涌。
应当指出，虽然在图3上形成特定緩冲器电路的各个緩冲器件被成 列示出，但这样的緩冲器电路本身不是布局单元，而是被连接到由相关 联的功率控制电路提供的单个"虚拟"VDD电源的各个緩冲器件组。实际 上，如由布局的限制限定的，形成特定的緩冲器电路的各个緩冲器将被 分散在该互连内。因此，作为例子，组成第 一緩冲器电路的緩冲器件345、 300、 305、 310可能不在互连的布局内的不同的组中，而是实际上可以 更分散在该互连内。此外，虽然为了易于举例说明，图3示出了每条位 线内具有相同数目的緩冲器的示例实现方式，但是根据设置和时序决 定，某些位线可以具有更多或更少的緩冲器。
图4图示了本发明的可替换实施例，其中用来緩冲有效信号的緩沖 器件不经受功率节省状态。本实施例中的每个功率控制单元因此只包括 反相器和相关联的头部晶体管。因此，第一功率控制单元400包括反相 器365和头部晶体管370。类似地，笫二功率控制单元由反相器375和 相关联的头部晶体管380形成，以及另一功率控制单元由反相器385和 头部晶体管390形成。有效信号由这些功率控制单元以与早先参照图3 的功率控制单元所讨论的相同的方式予以接收，但在本例中，与功率控 制单元相关联的緩冲器电路仅包括构成通信路径的有效负荷部分的緩冲器件。相反，被用来緩冲有效信号的緩冲器件405、 410、 420被永久 地供电，并且不经受功率节省状态。虽然即使当不存在有效的有效负荷 数据时这仍将导致那些緩冲器件产生泄漏电流，但当断言了有效信号 时，退出功率节省状态所花费的时间将缩短。例如，头部晶体管380不 再需要等待头部晶体管370接通，而是代之以相对于头部晶体管370的 接通而仅仅被延迟了在有效信号沿通过緩冲器405的路径的传播中的固 有的延迟。因此，由于每个单独的功率单元中的头部晶体管将在稍微不 同的时间接通，所以功率浪涌仍旧被散布，但在通信路径上退出功率节 省状态所花费的总的时间将更少，由此缩短了等待时间。
图5图示了可以代替图3所示的功率控制单元来使用的功率控制单 元的可替换实施例。在本实施例中，每个功率控制单元500包含并行布 置的多个头部晶体管505、 510、 515,、 520、 525。除了有效信号以外， 这个功率控制单元500还接收两个另外的信号，即，禁用(override)信 号和保持状态(retention state )信号。晶体管组510、 515、 520、 525如 图3所示的头部晶体管那样动作，当有效信号被断言为高时，该信号将 经由或(OR)门530被传播到反相器535，使得逻辑0值被提供给每个 晶体管510、 515、 520、 525，由此接通那些晶体管并致使包括与有效信 号相关联的緩冲器件540的相关联的緩冲器电路中的緩冲器正常工作。 然而，当有效信号被解除断言时，则反相器535将使得逻辑1值被提供 给晶体管510、 515、 520、 525,由此基本上断开相关的緩冲器电路与其 电源电压VDD的连接。结果，在每个緩冲器件内的每个内部节点将漂 移到地电位，由此降低了在功率节省状态下的泄漏电流。
然而，依照图5的实施例，保持信号也能够被输入，它当处于逻辑 0电平时(指示不需要保持状态)将致使晶体管505被关断(借助于保持信 号在输入到晶体管505之前被反相)。然而，如果保持状态^皮设为逻辑1 值，指示保持状态是所希望的，则这将使得晶体管505被接通。因此， 即使有效信号为低，这也意味着相关联的緩冲器电路的緩冲器件仍旧通 过单个晶体管505耦合到VDD。单个晶体管505将不产生足够的功率以 允许所有的緩冲器件正常地工作，结果，在每个緩沖器件内的内部节点 处的电压将降低。然而，不是漂移到地电位，流过晶体管505的电流将 足以把这些内部节点保持在特定的逻辑阈值以上。结果，当有效信号随 后变高且退出功率节省状态时，与不使用保持状态相比，4艮可能有更少的能量浪费和更少的功率消耗。然而，在保持状态下，仍旧观察到某些 泄漏电流，1^旦小于在完全工作状态时的泄漏电流。
在一个特定实施例中，设想保持信号将由在数据处理设备内提供的
某些智能能量管理(intelligent energy management, IEM)逻辑驱动，智能 能量管理逻辑用来执行总的能量管理功能。在一个特定实施例中，设想 正M控制逻辑可被布置成当不设置有效信号时在短时间段内设置保持 状态，使得初始功率节省状态是保持状态。 一旦所述短的时间段届满， 则保持状态就可能被解除断言，因此于是就进入完全电源关闭状态，假 设在这中间，有效信号没有被断言来表明应当退出功率节省状态。
如图5所示，功率控制电路还接收禁用信号，它当被设置时通过致 使晶体管510、 515、 520,、 525接通来致使功率节省状态被禁止。因此， 通过这样的方案，功率控制电路的工作当需要时能够通过禁用信号而被 有效地禁用。在一个实施例中，上述IEM逻辑可以;故用来在它感觉不适 合使用功率节省状态的某情况下生成禁用信号。
将认识到并行地设置在功率控制单元内的晶体管的确切数目能够 改变，事实上，不存在仅将保持信号路由到单个晶体管的需求。。还将 认识到在另一变体中，可以从功率控制单元500中删除緩冲器540，因 此最终得到的功率控制单元可被用作图4所示的功率控制单元400的替 代。
此外，作为保持晶体管505的使用的替代，图5所示的头部晶体管 或头部晶体管组能够被偏置，以使得它们在有效信号为低时不完全被切
断，其结果是在内部节点处的电压将下降但仍保持在图4所示的阈值以上。
图6图示了本发明的另外实施例，其中接收者逻辑件是能够断言"黏 性(sticky)"就绪信号的寄存器片。因此，当寄存器片断言指示其可 用来存储传输数据的就绪信号时，它将继续断言就绪信号，直至已经接 收到该传输数据为止。结果，该就绪信号能够被用来验证输入到与在通 信路径中的每个緩冲器电路相关联的每个功率控制电路的有效信号。
在图6中，示出了通信路径内的多个功率片600、 610、 620，每个 功率片包括功率控制电路及其相关联的緩冲器电路。寄存器片630被布 置为接收从最后的功率片620输出的信号。逻辑640被布置为把由寄存 器片630发出的就绪信号与由通信路径的发起者逻辑件发出的有效信号进行逻辑与(AND)。结果，断言的有效信号将仅在当已经断言了就绪信 号时被传递到功率片600、 610、 620上。因此，仅仅当断言了有效信号 和就绪信号这二者时才退出功率节省状态，从而减少了緩冲器电路在工 作状态中所花费的时间。特别是，对于每个传输，通信路径内的各种緩 冲器电路只在被加电一个周期。本申请的申请人所有的美国专利申请 No.10/862,812中更详细地描述了诸如在图6中所述的寄存器片。
将认识到在可替换实施例中，除了寄存器片的其它接收者逻辑件或 许能够断言黏性就绪信号，因此，可以代替图6的寄存器片630而被使 用。
在以上描述的本发明的实施例中，功率控制电路仅仅使用头部晶体 管，而不是头部和足部晶体管这二者，原因在于已经发现了这提供了 与使用头部和足部晶体管这二者时会出现的几乎一样多的功率节省。当 相关联的(一个或者多个)头部晶体管被关断时，每个緩冲器电路的緩 沖器件的内部节点漂移到地电位，因此，降低了那些緩冲器电路中的每 一个内的泄漏电流。当有效信号也被黏性就绪信号选通时达到了在功率 消耗方面的进一步降低，因此緩冲器电路仅仅在每个传输退出功率节省 状态一个周期内。
从本发明的上述实施例，将认识到，提供了用于降低在数据处理设 备的通信路径中所提供的緩冲器电路内的泄漏电流的灵活方案。特别 是，源自与传输相关联的至少一个预先存在的信号的控制信号被使用来 确定是否致使在相关联的通信路径中的緩冲器电路进入功率节省状态。 通过使用与传输相关联的预先存在的信号，控制信号能够按逐个传输的 原则被设置，因此，这为功率节省操作提供了精细的控制粒度水平。另 外，对这样的控制信号的使用降低了接线复杂性，原因在于通常将紧靠 近有效负荷数据路径来路由与传输相关联的预先存在的信号。而且不需 要依赖于特殊的专用功率控制信号。
在本发明的特定实施例中，不需要改变寄存器传输语言(register transfer language, RTL)设计过程，原因在于在布局阶段，能够决定是包 括功率控制单元还是可替换地仅仅包括緩冲通过特定的通信路径而被 传递的有效信号的标准緩冲器件。
虽然这里已经描述了特定实施例，但将认识到本发明不限于此，并 且可以在本发明的范围内对其进行许多4务改和添加。例如，可以在不脱离本发明的范围在情况下将以下从属独立要求的特征与独立权利要求 的特征进行各种组合。
权利要求
1. 一种数据处理设备，包括多个逻辑件，至少一个逻辑件是用于发起传输的发起者逻辑件，且至少一个逻辑件是用于接收传输的接收者逻辑件；通信路径，用于把发起者逻辑件与接收者逻辑件耦合，传输的对象有效负荷数据通过所述通信路径从所述发起者逻辑件被传递到所述接收者逻辑件；所述通信路径具有设置在其中的、用于沿所述通信路径至少传播所述有效负荷数据的至少一个缓冲器电路；以及与所述至少一个缓冲器电路相关联的功率控制电路，响应于指示所述通信路径上的所述有效负荷数据是否有效的控制信号，当所述控制信号指示所述有效负荷数据无效时致使相关联的至少一个缓冲器电路进入功率节省状态，所述控制信号源自与所述传输相关联的至少一个预先存在的信号。
2. 如权利要求1所述的数据处理设备，其中，所述通信路径具有沿 所述通信路径串行布置的多个緩冲器电路，且所述控制信号沿着具有与 每个緩冲器电路相结合地设置在其中的緩冲器件的路径被传递，由此，述i冲器电路被交错。土、'''"、'、、、 '、
3. 如权利要求2所述的数据处理设备，其中，每个所述緩冲件设置 在所述相关联的緩冲器电路内。
4. 如前述权利要求中任一项所述的数据处理设备，其中，为每个緩 冲器电路提供单独的所述功率控制电路。
5. 如当从属于权利要求2时的权利要求4所述的数据处理设备，其 中，每个所述緩冲器件被设置在所述相关联的功率控制电路内。
6. 如前述权利要求中任一项所述的数据处理设备，其中，所述控制 信号是与所述传输相关联的预先存在的有效信号并当所述有效负荷数 据有效时由发起者逻辑件断言。
7. 如权利要求6所述的数据处理设备，其中， 一旦断言了所述有效 信号，所述发起者逻辑件就可用来保持被断言的有效信号，直至来自所 述接收者逻辑件的信号的接收致使握手发生为止。
8. 如权利要求7所述的数据处理设备，其中，来自所述接收者逻辑件的所述信号是当接收者逻辑件可用于接收所述有效负荷数据时由所 述接收者逻辑件断言的就绪信号，所述接收者逻辑件被布置成使得一旦 断言了就绪信号，它将不被解除断言直至已经接收到所述有效负荷数据 为止，所述功率控制电路接收到的所述有效信号被所述就绪信号验证， 使得仅仅当所述有效信号指示所述有效负荷数据有效且所述就绪信号 指示所述接收者逻辑件可用于接收所述有效负荷数据时才退出所述功 率节省状态。
9. 如前述权利要求中任一项所述的数据处理设备，其中所述功率控 制电路包括位于所述至少一个緩沖器电路与至所述至少一个緩冲器电 路的电源之间的 一 个或多个头部晶体管。
10. 如前述权利要求中任一项所述的数据处理设备，其中，所述数 据处理设备具有流水线架构，且所述通信路径^皮设置在所述有效负荷数 据在单个时钟周期内可越过的流水线级内，所述控制信号在其相关联的有效负荷数据之前的一个周期被传播，由此，所述至少一个緩冲器电路 在所述有效负荷数据到达所述緩沖器电路的时间之前进入或退出所述 功率节省状态。
11. 如前述权利要求中任一项所述的数据处理设备，其中，当所述 控制信号指示所述有效负荷数据无效时，所述功率控制电路用来根据至 少一个另外的控制信号选择所述相关联的至少一个緩冲器电路要进入 的多个可用的功率节省状态之一。
12. 如权利要求11所述的数据处理设备，其中，所述功率控制电路 还可用来接收禁用信号，所述禁用信号当被设置时致使所述功率节省状 态-故禁止。
13. 如权利要求11或12所述的数据处理设备，其中，所述功率控 制电路包括多个并行布置的晶体管，当所述控制信号指示所述有效负荷 数据无效时，所有的所述晶体管被关断，以便断开所述緩冲器电路与电 源的连接，由此致使所述緩冲器电路进入断电功率节省状态，除非所述 至少一个另外的控制信号^皮设置，在这种情况下所述晶体管的子集净皮接 通，由此致使所述緩冲器电路进入保持功率节省状态。
14. 如前述权利要求中任一项所述的数据处理设备，其中所述发起 者逻辑件是主设备、从设备或被用来在所述有效负荷数据在主设备与从 设备之间传输期间至少临时存储所述有效负荷数据的存储件。
15. 如前述权利要求中任一项所述的数据处理设备，其中，所述接 收者逻辑件是主设备、从设备、或被用来在所述有效负荷数据在主设备 与从设备之间传输期间至少临时存储所述有效负荷数据的存储件。
16. 如前述权利要求中任一项所述的数据处理设备，其中所述通信路径被提供在互连逻辑内，所述互连逻辑被用来提供用于互连所述多个 逻辑件的多个路径。
17. 总线逻辑，用来互连多个逻辑件，使得数据传输能够发生，至少一个逻辑件是用于发起传输的发起者逻辑件，且至少 一个逻辑件是用于接收传输的接收者逻辑件，所述总线逻辑包括通信路径，将发起者逻辑件与接收者逻辑件耦合，传输的对象有效 负荷数据通过所述通信路径从所述发起者逻辑件被传递到所述接收者 逻辑件；所述通信路径内的至少 一个緩冲器电路，用于沿通信路径至少传播 所述有效负荷数据；以及与所述至少一个緩冲器电路相关联的功率控制电路，响应于指示所 述通信路径上的所述有效负荷数据是否有效的控制信号，当所述控制信 号指示所述有效负荷数据无效时致使相关联的至少一个緩冲器电路进 入功率节省状态，所述控制信号源自与所述传输相关联的至少一个预先 存在的信号。
18. —种用于控制具有多个逻辑件的数据处理设备内的功率消耗的 方法，至少一个逻辑件是用于发起传输的发起者逻辑件，且至少一个逻 辑件是用于接收传输的接收者逻辑件，所述方法包括步骤将有效负荷数据传输的对象通过通信路径从发起者逻辑件传递到 接收者逻辑件；使用在所述通信路径内设置的至少一个緩冲器电路来沿所述通信 路径至少传播所述有效负荷数据；以及响应于可指示所述通信路径上的所述有效负荷数据是否有效的控 制信号，当所述控制信号指示所述有效负荷数据无效时，致使所述相关 联的至少一个緩冲器电路进入功率节省状态，所述控制信号源自与所述 传输相关联的至少 一 个预先存在的信号。
全文摘要
提供了一种用于控制数据处理设备内的功率消耗的数据处理设备、总线逻辑和方法。数据处理设备具有多个逻辑件，至少一个逻辑件是用于发起传输的发起者逻辑件，且至少一个逻辑件是用于接收传输的接收者逻辑件。通信路径被设置在发起者逻辑件与接收者逻辑件之间，使得传输的对象有效负荷数据能够从发起者逻辑件传递到接收者逻辑件。该通信路径具有设置在其中的至少一个缓冲器电路，其用来沿通信路径至少传播有效负荷数据。此外，功率控制电路与至少一个缓冲器电路相关联，功率控制电路可对指示通信路径上的有效负荷数据是否有效的控制信号做出响应。如果控制信号指示有效负荷数据无效，则功率控制电路致使相关联的至少一个缓冲器电路进入功率节省状态。控制信号源自与传输相关联的至少一个预先存在的信号。已经发现这提供了一种用于降低数据处理设备内的缓冲器电路中的泄漏电流的特别有高效且灵活的技术。
文档编号G06F1/32GK101473286SQ200680055148
公开日2009年7月1日 申请日期2006年6月29日 优先权日2006年6月29日
发明者A·C·布鲁斯, L·J·麦克尔威, R·霍奇基斯 申请人:Arm有限公司