专利名称：智能卡以及测试智能卡的方法
智能卡以及测试智能卡的方法技术领域本公开涉及一种智能卡以及测试智能卡的方法，并且更具体地涉及一种使用BIST (build-in self test,内建自测试)方案的智能卡以及测试该智能卡 的方法，所述BIST方案用于增加能够并行测试的智能卡的数量。
背景技术：
测试智能卡可以包括如下步骤第一步骤，测试智能卡和主机之间的接 口；第二步骤，测试非易失性存储器的操作；以及第三步骤，测试外围设备 的操作。例如，外围设备可以包括外围电路、易失性存储器、ROM等等。第二测试步骤可能比第一步骤或第三步骤需要更多的处理时间，因为非易失性存储器的容量由于非易失性存储器处理的分段，随高集成度大大增加。因此，减少第二测试步骤的测试时间可能是有益的。通过在测试器中使 用多并行测试来一起测试多个智能卡，测试性能能够改进。然而，随着非易失性存储器的容量的增加，测试非易失性存储器需要的 时间大大增加。也已努力通过增加测试器的通道的数量，以改进测试性能。 然而，测试器能够增加的通道的数量是有限的。图1是常规的智能卡100的方框图。参照图l,智能卡100包括总线110、 多个焊盘(pad )120、外围电路130、易失性存储器(如RAM 140和ROM 150 )、 非易失性存储器(NVM) 160以及CPU 170。智能卡100接收输入到相应的焊 盘120的测试信号(例如，地电压GND、电源电压VDD、复位信号RESET、 时钟信号CLK、测试信号TEST以及数据信号DATA )，并且开始测试操作。当智能卡100的测试开始时，智能卡100测试非易失性存储器160,以 响应接收到的测试信号(例如，地电压GND、电源电压VDD、复位信号 RESET、时钟信号CLK、测试信号TEST以及数据信号DATA ),并且通过作 为多个焊盘120中的一个的输入/输出(1/0)焊盘，将测试结果输出到测试器。用于测试智能卡100的测试器，通过分配与测试智能卡100时所需的测 试信号的数量一样多的通道，可以控制测试信号。例如，测试器通过在测试 智能卡100时分配至少5-6个通道，可以控制测试信号。如上所述，在测试 器中增加通道的数量是有限的，因此在智能卡100中实行多并行测试的设备 的数量是有限的。因此，需要一种增加能够根据多并行测试被测试的智能卡的数量的方法， 所述多并行测试减少了测试器需要的通道的数量。发明内容根据本发明的示例性实施例，提供了一种智能卡，其包括非易失性存储 器和中央处理单元(CPU)。该非易失性存储器存储测试程序。从复位状态释 放(release) CPU以响应测试使能信号，该测试使能信号可以通过多个焊盘 之一输入。CPU基于预定的标志信息，执行存储在非易失性存储器中的测试 程序，并且将测试结果记录在非易失性存储器中。该智能卡还可以包括时钟发生器，其输出用于驱动CPU的时钟信号以响 应测试使能信号。该智能卡还可以包括存储预定的标志信息的标志单元。预 定的标志信息可以被CPU使用，以确定非易失性存储器的测试模式。测试使 能信号可以是电源电压。测试程序可以以BIST (内建自测试)模式测试非易 失性存储器。非易失性存储器可以是闪速电可擦除可编程ROM(EEPROM)。根据本发明的示例性实施例，提供了一种智能卡，其包括第一非易失性 存储器、第二非易失性存储器以及CPU。第二非易失性存储器存储测试程序。 从复位状态释放CPU以响应测试使能信号，该测试使能信号可以通过多个焊 盘之一被输入。CPU基于预定的标志信息，执行在非易失性存储器中存储的 测试程序。CPU将测试结果存储在第一非易失性存储器中。该智能卡还可以包括时钟发生器，其输出用于驱动CPU的时钟信号以响 应测试使能信号。该智能卡还可以包括存储预定的标志信息的标志单元。预 定的标志信息可以被CPU使用，以确定第一非易失性存储器的测试模式。测 试使能信号可以是电源电压。测试程序可以以BIST模式测试第一非易失性存 储器。根据本发明的示例性实施例，提供了一种测试智能卡的方法。该方法包 括从主机接收测试使能信号；产生时钟信号以响应测试使能信号；读取并 解译(interpret)存储在标志单元中的标志信息，以响应时钟信号；基于解译 的标志信息，通过执行存储在非易失性存储器中的测试程序，测试非易失性
存储器；并且将测试结果存储在非易失性存储器中。该方法还可以包括从标志单元清除标志信息的步骤。测试使能信号可以 是通过多个焊盘之一接收到的电源电压。时钟信号可以从时钟发生器输出，以响应测试使能信号。测试程序可以以BIST模式测试非易失性存储器。
图1是常规的智能卡的方框图；图2是根据本发明的示例性实施例的智能卡的方框图；图3是根据本发明的示例性实施例、测试智能卡的方法的流程图；以及图4是才艮据本发明的示例性实施例、图示测试智能卡的方法的时序图。
具体实施方式
图2是根据本发明的示例性实施例的智能卡200的方框图。参照图2， 智能卡(或存储卡)200包括总线210、多个焊盘220、时钟发生器230、标 志单元240、非易失性存储器250以及CPU 260。智能卡200通过焊盘220 中的一个(例如，VDD焊盘)接收测试使能信号，从复位状态被释放，以响 应接收的测试使能信号，并且开始测试模式。尽管优选测试使能信号是从测试器输出的电源电压VDD，但是本发明不 限于电源电压VDD。时钟发生器230接收测试使能信号并输出用于驱动CPU 260的时钟信号IntCLK,以响应测试使能信号。标志单元240存储用于确定智能卡200的测试模式的预定的标志信息， 并且将标志信息输出到CPU260，以响应CPU260的控制信号。在第一测试 步骤(即，测试智能卡与主机之间的接口的步骤)中，标志单元240存储具 有第一电平(即，高电平'T')的标志信息。标志单元240可以在外围电路280或非易失性存储器250内实现。非易 失性存储器250存储用于测试智能卡200的测试程序。当智能卡200的非易 失性存储器250的测试已经结束时，CPU将测试的结果存^f诸在非易失性存储 器250中。非易失性存储器250可以实现为闪速电可擦除可编程ROM( EEPROM )。 CPU 260从其复位状态被释放，以响应测试使能信号，并且基于时钟信号 Int.CLK和预定的标志信息，执行存储在非易失性存储器250中的测试程序。
当存储在标志单元240中的标志信息设定为第一电平(即，高电平或"r)时，CPU 260确定智能卡200的测试模式设定为内建自测试(BIST)模式， 并在智能卡200的非易失性存储器250上执行测试。当在非易失性存储器250 上的测试已经完成时，CPU260将测试的结果存储在非易失性存储器250中。 当存储在标志单元240中的标志信息设定为第二电平(即，低电平或"O") 时，CPU 260确定智能卡200的测试模式是正常测试模式。正常测试模式是 通过由外部测试器分配的各通道、接收用于测试智能卡200的信号的测试模 式。尽管测试程序已经如上所述存储在非易失性存储器250中，但是本发明 并不限于此。例如，当智能卡200还包括ROM270时，测试程序可以存储在 ROM 270中。当测试程序存储在ROM 270时，能够使用存储在ROM 270中 的测试程序测试非易失性存储器250。尽管已经描述了通过使用由测试器分配的唯一通道测试智能卡200的方 法，但是本发明不限于此。例如，智能卡200通过增加由测试器分配的通道 的数量，可以从测试器接收至少一个测试信号(例如，地电压GND、电源电 压VDD、复位信号RESET、时钟信号CLK、测试信号TEST以及数据信号 DATA )，并且使用接收的测试信号到智能卡200的测试上。图3是^^艮据本发明的示例性实现例、测试智能卡的方法的流程图。图4 是图示图3中所示的测试方法的时序图。现在将参照图2到4，描述测试智 能卡200的方法。通过多个焊盘220之一 (即，VDD焊盘)，智能卡200接收测试使能信 号，从复位状态被释放，以响应接收到的测试使能信号，并且开始测试模式。 尽管优选测试使能信号是电源电压VDD，但是本发明不限于电源电压VDD。 在操作S310中，当智能卡200启用时，时钟发生器230输出用于驱动CPU 260 的时钟信号Int.CLK,以响应测试使能信号。在操作S320中，CPU 260读取并解译存储在标志单元240中的预定的标 志信息，以响应时钟信号Int.CLK。当预定的标志信息设定为第一电平时，智 能卡200的测试模式设定为BIST模式。当标志信息设定为第二电平时，智能 卡200的测试模式设定为正常测试模式。当预定的标志信息设定为第一电平时，在操作S330和S340中，智能卡 200执行存储在非易失性存储器250中的测试程序，以执行BIST模式。当标
志信息设定为第二电平时，智能卡200执行正常测试模式，在该模式中通过 由测试器分配的通道，接收测试信号。当测试已完成时，在操作S350中，智能卡200将测试的结果存储在非易 失性存储器250中。当存储测试结果完成时，在操作S360中，智能卡200清 除存储在标志单元240中的标志信息(例如，第一电平)。清除标志信息以在 下一测试步骤(即，第三测试步骤)中，以正常测试模式测试智能卡200, 所述正常测试模式使用全部焊盘220。在使用BIST模式的测试结束后，在下一测试步骤(即，第三测试步骤) 中，读取存储在非易失性存储器250中的测试结果并输出到测试器，由此确 定智能卡200是否正确工作。根据本发明的至少一个实现例，通过最小化由测试器分配的通道的数量， 可以增加能够根据多并行测试被测试的智能卡的数量，所述测试器使用多并 行测试来测试智能卡。另外，能够减少总测试时间。尽管本发明已经参照其示例性实现例具体地示出和描述，但是本领域的 技术人员将会理解，可以在其中进行各种形式和细节的改变，而不背离如由 权利要求定义的本发明的精神和范围。相关专利申请的交叉引用该申请要求在2006年10月18日提交的韩国专利申请No. 2006-0101427 的优先权，通过引用在此包括该申请的公开内容的全部。
权利要求
1.一种智能卡，包括非易失性存储器，其存储测试程序；以及中央处理单元CPU，其中，从复位状态释放CPU以响应测试使能信号，CPU基于预定的标志信息，执行存储在非易失性存储器中的测试程序，并且CPU将测试程序的结果存储在非易失性存储器中。
2. 根据权利要求l所述的智能卡，还包括时钟发生器，其输出用于驱动 CPU的时钟信号，以响应测试使能信号。
3. 根据权利要求1所述的智能卡，还包括用于存储预定的标志信息的标 志单元，其中所述预定的标志信息被CPU使用，以确定非易失性存储器的测 试模式。
4. 根据权利要求1所述的智能卡，其中测试使能信号是电源电压。
5. 根据权利要求1所述的智能卡，其中测试程序是用于以内建自测试模 式测试非易失性存储器的程序。
6. 根据权利要求l所述的智能卡，其中非易失性存储器是闪速电可擦除 可编程ROM,即EEPROM。
7. —种智能卡，包括 第一非易失性存储器；第二非易失性存储器，其存储测试程序；以及 中央处理单元CPU，其中从复位状态释放CPU以响应测试使能信号，CPU基于预定的标志 信息，执行存储在第二非易失性存储器中的测试程序，并且CPU将测试的结 果存储在第 一非易失性存储器中。
8. 根据权利要求7所述的智能卡，还包括时钟发生器，其输出用于驱动 CPU的时钟信号，以响应测试使能信号。
9. 根据权利要求7所述的智能卡，还包括用于存储预定的标志信息的标 志单元，其中所述预定的标志信息被CPU使用，以确定第一非易失性存储器 的测试模式。
10. 根据权利要求7所述的智能卡，其中测试使能信号是电源电压。
11. 根据权利要求7所述的智能卡，其中测试程序是用于以内建自测试 模式测试第一非易失性存储器的程序。
12. —种测试智能卡的方法，包括 从主机接收测试使能信号；产生时钟信号以响应测试使能信号；读取并解译存储在标志单元中的标志信息，以响应时钟信号； 基于解译的标志信息，通过执行存储在非易失性存储器中的测试程序，测试非易失性存储器；并且将测试结果存储在非易失性存储器中。
13. 根据权利要求12所述的方法，还包括从标志单元清除标志信息。
14. 根据权利要求12所述的方法，其中测试使能信号是通过多个焊盘之 一接收到的电源电压。
15. 根据权利要求12所述的方法，其中时钟信号从时钟发生器输出，以 响应测试使能信号。
16. 根据权利要求12所述的方法，其中测试程序以内建自测试模式测试 非易失性存储器。
全文摘要
一种智能卡，包括非易失性存储器、CPU以及多个焊盘。非易失性存储器存储测试程序。从复位状态释放CPU，以响应测试使能信号。CPU基于预定的标志信息，执行存储在非易失性存储器中的测试程序，并且将测试程序的结果存储在非易失性存储器中。
文档编号G06K19/00GK101165710SQ20071013823
公开日2008年4月23日 申请日期2007年7月31日 优先权日2006年10月18日
发明者李承源 申请人:三星电子株式会社